김정호 (공학자)

김정호 (전자공학자)
한글 표기:	김정호
개정 로마자 표기:	Gim Jeong-ho
매큔-라이샤워 표기:	Kim Chŏng-ho
예일 표기:	Kim Cengho
공식 로마자 표기:	Joungho Kim

김정호
김정호
김정호 김정호
성별	남성
국적	대한민국
시민권	대한민국
학력	미시간 대학교 전기공학 박사(1993)
직업	전자공학자
활동 기간	1993–현재
고용주	한국과학기술원(KAIST)
소속	KAIST 전기및전자공학부(EE); TERALAB(테라랩)
현직	KAIST 전기및전자공학부 교수
전직	삼성전자 메모리사업부 DRAM팀 수석엔지니어(1994–1996)
칭호	교수
상훈	IEEE 석학회원(Fellow, 2016); 강대원상(회로·시스템 부문, 2025); 제7회 백남상 공학상(2025)
웹사이트	http://tera.kaist.ac.kr

김정호(Joungho Kim)은 한국과학기술원(KAIST) 전기및전자공학부 교수이자 테라랩(TERALAB) 책임교수로, 고대역 메모리(HBM)와 2.5D/3D 집적 패키징(실리콘 인터포저·TSV) 분야에서 신호·전원 무결성(SI/PI)·전자파 적합성(EMC) 연구를 이끌어 왔다.^[1]^[6]^[4]^[5] 2014년 스프링어에서 TSV 전기 설계를 다룬 전문서를 편집·출간했으며, 2025년에는 HBM4부터 HBM8에 이르는 장기 로드맵과 설계·냉각·아키텍처 변화를 체계화해 공개했다.^[4]^[5] 2025년 강대원상(회로·시스템), 백남상 공학상을 수상했다.^[2]^[3]

생애와 교육

김정호는 서울대학교에서 전기공학 학사(1984)·석사(1986)를 마친 뒤, 1993년 미시간 대학교에서 전기공학 박사학위를 받았다.^[1] 박사 후 초기에는 미국 Picometrix(1993–1994)와 실리콘이미지(2001–2002)에서 연구 엔지니어로 근무했고, 1994~1996년에는 삼성전자 메모리사업부 DRAM팀 수석엔지니어로 재직했다.^[1] 1996년부터 KAIST 전기및전자공학부 교수로 재직하고 있다.^[7]

연구 분야와 학문적 관점

HBM·3D 집적 및 인터커넥션

HBM 스택과 GPU/가속기 사이의 채널·전원망을 인터포저·TSV·마이크로범프 수준에서 모델링·최적화하는 방법을 선도적으로 제시했다. 연구 초점은 대역폭 확장과 열·전기적 안정성의 동시 달성(SI/PI·Thermal co‑design), 멀티타워·온칩 적층 등 차세대 아키텍처로 확장된다.^[5]^[4]

‘김의 법칙’(Kim’s law)과 데이터 이동의 병목

테라랩은 3D 적층 높이와 인터커넥션 집적도가 약 2년 주기로 배가된다는 경험칙(김의 법칙)을 제시하며, 메모리‑가속기 결합 정도가 AI 시스템 성능을 좌우한다고 본다.^[8] 이후 연구에서는 HBM이 연산 허브로 기능하는 구조와 HBF(High‑Bandwidth Flash) 등 보조 메모리의 계층화를 함께 검토한다.^[9]

주요 활동

2022년 KAIST ‘시스템 반도체 패키징 연구실’을 개소(책임교수). TSV/인터포저 상호연결 설계 자동화, 패키지 열관리, HBM‑AI 결합 아키텍처를 중점 추진한다.^[10]
2025년 ‘HBM Roadmap Ver. 1.7’ 공개: HBM4–HBM8의 대역폭·I/O·냉각·적층 구조 및 근접/온메모리 연산(near‑/in‑memory) 방향을 체계화해 발표했다.^[5]^[4]

산학 협력 및 정책 제언

자동차·전자 업계 자문, 3D 반도체·차량 전장 융합 연구센터 운영 등 산학 협력을 지속해 왔다.^[1] 또한 차세대 HBM 표준화·설계 생태계 확장 필요성을 강조하며 국내외 반도체 업계와 협력해 기술 로드맵을 공유했다.^[4]

경력

1993–1994: Picometrix, USA — Research Engineer^[1]
1994–1996: 삼성전자 메모리사업부 DRAM팀 — 수석엔지니어(Principal Engineer)^[1]
1996–현재: KAIST 전기및전자공학부 — 교수^[7]
2001–2002: Silicon Image, USA — Research Engineer^[1]
2011–2012: KAIST 전기및전자공학부 — 학부장(Department Chair)^[1]
2012–2016: KAIST 3D 반도체 연구센터(산학 협력, SK hynix 펀딩) — 센터장^[1]
2014: IEEE WPTC — 국제 학회장(General Chair)^[1]
2015: IEEE EDAPS — 국제 학회장(General Chair)^[1]
2016: APEMC — 국제 학회장(General Chair); IEEE 석학회원(Fellow)^[1]
2016–현재: KAIST 미래자동차학제전공 — 주임교수^[1]
2017–현재: KAIST ICT — 석좌교수^[1]
2018–현재: KAIST‑한화시스템 AI 국방센터 — 센터장^[1]
2001–현재: IEEE Transactions on Electromagnetic Compatibility — 부편집장/편집위원^[1]

수상 및 영예

강대원상(회로·시스템, 2025)^[2]
백남상 공학상(2025)^[3]
KAIST 학술상·연구상·국제협력상 등 다수 기관·학회 수상^[2]

대외 활동

2025년 KAIST 총장 후보 3인에 선정(발표·면접 종합 평가 통과).^[11]

저서

김정호. 공학의 미래: 문명의 대격변, 한국 공학이 새롭게 그리는 빅 픽처(서울: 쌤앤파커스, 2021). ISBN 9791165342968.
Manho Lee; Jun So Pak; Joungho Kim(eds.). Electrical Design of Through Silicon Via(Dordrecht: Springer, 2014). https://doi.org/10.1007/978-94-017-9038-3

논문

김주희; 김정호. 〈3D 집적 회로에서 TSV의 신호 무결성 모델링과 측정(Signal integrity modeling and measurement of TSV in 3D IC)〉, ASP-DAC 2013, 2013, doi:10.1109/ASPDAC.2013.6509551.

이 논문은 TSV가 포함된 3D 집적 구조에서 신호가 어떻게 왜곡되는지 실험과 모델을 함께 사용해 설명한다. 연구진은 간단한 등가회로 대신 실제 측정과 수치해석을 결합해 예측력을 높였다. 설계자가 TSV 치수와 배치를 바꿀 때 생기는 반사와 누화를 정량화하는 방법을 제시한다. 결과적으로 주파수에 따른 손실과 지터의 상관을 시각적으로 보여 준다. 이 방법은 HBM 같은 고속 메모리 연결의 기본 설계 지침이 된다.

조경준; 이현석; 김희건; 최수민; 박준용; 이성수; 김정호. 〈HBM 인터페이스를 위한 GPU‑메모리 실리콘 인터포저 채널의 신호 무결성 설계 및 해석(Signal Integrity Design and Analysis of Silicon Interposer for GPU‑Memory Channels in HBM Interface)〉, IEEE Transactions on Components, Packaging and Manufacturing Technology, 7권 11호, 2017, doi:10.1109/TCPMT.2017.2779838.

실리콘 인터포저 위에서 GPU와 HBM을 잇는 채널을 실제 공정 제약 하에서 해석한다. 미세 배선 간격과 RDL 비아, 접합 패드 등이 신호 품질에 미치는 영향을 비교했다. 전자기 3D 시뮬레이션과 회로 시뮬레이션을 결합해 검증했다. 그 결과 눈다이어그램 열화 원인을 항목별로 분리해 설계 규칙을 도출했다. 이는 대역폭을 높이면서도 오류율을 낮추는 배선 전략을 제공한다.

조경준; 김영우; 김정호. 〈2.5D HBM 실리콘 인터포저의 신호·전원 무결성 설계(Signal and power integrity design of 2.5D HBM on Si interposer)〉, Pan Pacific Microelectronics Symposium, 2016, doi:10.1109/PanPacific.2016.7428425.

HBM 채널에서 신호 무결성과 전원 무결성이 서로 영향을 주는 과정을 하나의 프레임에서 해석한다. 전원 잡음이 지터로 변환되는 경로를 계측·모델링했다. 인터포저 전원망과 디커플링 구성에 따른 이득을 수치로 제시한다. 결과는 채널 설계와 전원망 설계를 동시 최적화해야 함을 보여 준다. 실제 제작시 적용 가능한 파라미터 범위를 제안한다.

송진욱; 김수빈; 박준용; 정승태; 김정호. 〈2.5D/3D IC를 위한 인터포저‑레벨 무선 전력전송용 능동 실리콘 인터포저 설계(Active Silicon Interposer Design for Interposer‑Level Wireless Power Transfer)〉, IEEE Transactions on Components, Packaging and Manufacturing Technology, 6권 9호, 2016, doi:10.1109/TCPMT.2016.2582904.

패키지 내부에서 전력을 무선으로 이송하는 구조를 제안한다. 코일과 금속 배선이 밀집된 환경에서 발생하는 손실을 줄이는 설계를 제시했다. 소형화와 고효율을 동시에 달성하기 위한 공진 조건을 탐색한다. 시뮬레이션과 시제품 측정으로 성능을 확인했다. 냉각·배선 제약이 큰 집적 패키지에서 전력 분배의 새로운 대안을 보여 준다.

연표

연표 (펼치기)

연도	사건	출처
1984	서울대학교 전기공학 학사 취득	[1]
1986	서울대학교 전기공학 석사 취득	[2]
1993	미시간 대학교 전기공학 박사 취득	[3]
1993–1994	미국 Picometrix 연구 엔지니어	[4]
1994–1996	삼성전자 메모리 DRAM팀 수석엔지니어	[5]
1996–	KAIST 전기및전자공학부 교수	[6]
2001–2002	Silicon Image(미국) 연구 엔지니어	[7]
2011–2012	KAIST 전기및전자공학부 학부장	[8]
2016	IEEE Fellow 선정	[9]
2022-11	KAIST 시스템 반도체 패키징 연구실 개소	[10]
2025-02-12	강대원상(회로·시스템) 수상	[11]
2025-03-20	KAIST 총장 최종 후보 3인 선정	[12]
2025-06-11	HBM4–HBM8 장기 로드맵 공개	[13]
2025-09-12	백남상 공학상 수상	[14]

외부 링크

각주

↑ ^가 ^나 ^다 ^라 ^마 ^바 ^사 ^아 ^자 ^차 ^카 ^타 ^파 ^하 ^거 ^너 ^더 ^러 “Professor — Joungho Kim” (영어). 《KAIST TERALAB》. 2025년 10월 28일에 확인함.
↑ ^가 ^나 ^다 ^라 “EE Prof. Joungho Kim Selected as the Recipient of the 2025 Kang Dae Won Award (Circuits & Systems)” (영어). 《KAIST EE》. 2025년 2월 12일. 2025년 10월 28일에 확인함.
↑ ^가 ^나 ^다 “KAIST professor Kim Joung-ho receives Paiknam Prize” (영어). 《The Korea Times》. 2025년 9월 12일. 2025년 10월 28일에 확인함.
↑ ^가 ^나 ^다 ^라 ^마 ^바 “Scalability to define future of HBM for AI chips” (영어). 《The Korea Times》. 2025년 6월 11일. 2025년 10월 28일에 확인함.
↑ ^가 ^나 ^다 ^라 ^마 “HBM Roadmap: Next-Gen High-Bandwidth Memory Architectures (KAIST’s TERALAB)” (영어). 《Semiconductor Engineering》. 2025년 6월 16일. 2025년 10월 28일에 확인함.
↑ “Electrical Design of Through Silicon Via” (영어). 《SpringerLink》. 2014년 5월 11일. 2025년 10월 28일에 확인함.
↑ ^가 ^나 “Kim, Joungho — KAIST EE Faculty” (영어). 《KAIST EE》. 2025년 10월 28일에 확인함.
↑ “TERALAB — HBM Milestone & Roadmap (Kim’s Law)” (영어). 《KAIST TERALAB》. 2025년 10월 28일에 확인함.
↑ “김정호 KAIST 교수 “HBF가 메모리 승자 가르는 시대 온다””. 《THEELEC》. 2025년 9월 3일. 2025년 10월 28일에 확인함.
↑ “KAIST System Semiconductor Packaging Research Lab (opened Nov. 2022)” (영어). 《KAIST EE》. 2025년 4월 17일. 2025년 10월 28일에 확인함.
↑ “Kim Jung-ho ... selected as candidates for the next KAIST president” (영어). 《Maeil Business Newspaper》. 2025년 3월 20일. 2025년 10월 28일에 확인함.

[TERA-prof-1] 가 ^나 ^다 ^라 ^마 ^바 ^사 ^아 ^자 ^차 ^카 ^타 ^파 ^하 ^거 ^너 ^더 ^러 “Professor — Joungho Kim” (영어). 《KAIST TERALAB》. 2025년 10월 28일에 확인함.

[KDW-2] 가 ^나 ^다 ^라 “EE Prof. Joungho Kim Selected as the Recipient of the 2025 Kang Dae Won Award (Circuits & Systems)” (영어). 《KAIST EE》. 2025년 2월 12일. 2025년 10월 28일에 확인함.

[KT-0912-3] 가 ^나 ^다 “KAIST professor Kim Joung-ho receives Paiknam Prize” (영어). 《The Korea Times》. 2025년 9월 12일. 2025년 10월 28일에 확인함.

[KT-0611-4] 가 ^나 ^다 ^라 ^마 ^바 “Scalability to define future of HBM for AI chips” (영어). 《The Korea Times》. 2025년 6월 11일. 2025년 10월 28일에 확인함.

[SemiE-5] 가 ^나 ^다 ^라 ^마 “HBM Roadmap: Next-Gen High-Bandwidth Memory Architectures (KAIST’s TERALAB)” (영어). 《Semiconductor Engineering》. 2025년 6월 16일. 2025년 10월 28일에 확인함.

[Springer-book-6] “Electrical Design of Through Silicon Via” (영어). 《SpringerLink》. 2014년 5월 11일. 2025년 10월 28일에 확인함.

[KAIST-prof-7] 가 ^나 “Kim, Joungho — KAIST EE Faculty” (영어). 《KAIST EE》. 2025년 10월 28일에 확인함.

[KimsLaw-8] “TERALAB — HBM Milestone & Roadmap (Kim’s Law)” (영어). 《KAIST TERALAB》. 2025년 10월 28일에 확인함.

[Thelec-0903-9] “김정호 KAIST 교수 “HBF가 메모리 승자 가르는 시대 온다””. 《THEELEC》. 2025년 9월 3일. 2025년 10월 28일에 확인함.

[SSPRL-10] “KAIST System Semiconductor Packaging Research Lab (opened Nov. 2022)” (영어). 《KAIST EE》. 2025년 4월 17일. 2025년 10월 28일에 확인함.

[MK-pres-11] “Kim Jung-ho ... selected as candidates for the next KAIST president” (영어). 《Maeil Business Newspaper》. 2025년 3월 20일. 2025년 10월 28일에 확인함.

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