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멀티게이트 소자

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듀얼 게이트 MOSFET 및 회로도 기호

멀티게이트 소자, 멀티게이트 MOSFET 또는 멀티게이트 전계 효과 트랜지스터 (MuGFET)는 단일 트랜지스터에 하나 이상의 게이트가 있는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 나타낸다. 다중 게이트는 단일 게이트 전극에 의해 제어될 수 있으며, 여기서 다중 게이트 표면은 전기적으로 단일 게이트 역할을 하거나, 독립적인 게이트 전극에 의해 제어될 수 있다. 독립적인 게이트 전극을 사용하는 멀티게이트 소자는 때때로 독립 다중 게이트 전계 효과 트랜지스터 (MIGFET)라고 불린다. 가장 널리 사용되는 멀티게이트 소자는 비평면 트랜지스터 또는 3D 트랜지스터인 핀 전계 효과 트랜지스터(FinFET) 및 GAAFET(게이트 올 어라운드 전계 효과 트랜지스터)이다.

멀티게이트 트랜지스터는 MOS 반도체 제조업체들이 더 작은 마이크로프로세서와 메모리 셀을 만들기 위해 개발하고 있는 여러 전략 중 하나이며, 구어적으로 무어의 법칙을 확장하는 것(밀도 스케일링에 관한 좁고 구체적인 버전이며, 데나드 스케일링과의 부주의한 역사적 혼동은 제외)이라고 한다.[1] 멀티게이트 트랜지스터 개발 노력은 전기기술종합연구소, 도시바, 그르노블 INP, 히타치 제작소, IBM, TSMC, 캘리포니아 대학교 버클리, 인피니온 테크놀로지스, 인텔, 어드밴스트 마이크로 디바이시스, 삼성전자, 한국과학기술원, 프리스케일 세미컨덕터 등에서 보고되었으며, ITRS는 이러한 장치가 32 나노미터 이하 기술의 초석이 될 것이라고 정확하게 예측했다.[2] 광범위한 구현의 주요 걸림돌은 제조 가능성이다. 평면 및 비평면 설계 모두 특히 리소그래피 및 패터닝과 관련하여 상당한 어려움을 겪기 때문이다. 소자 스케일링을 위한 다른 보완적인 전략에는 채널 스트레인 엔지니어링, 실리콘 온 인슐레이터 기반 기술, high-κ/금속 게이트 재료가 포함된다.

듀얼 게이트 MOSFET은 일반적으로 초단파 (VHF) 믹서 및 민감한 VHF 프런트 엔드 증폭기에 사용된다. 이들은 모토로라, NXP 반도체 및 히타치 제작소와 같은 제조업체에서 구할 수 있다.[3][4][5]

유형

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여러 멀티게이트 모델

수십 가지의 멀티게이트 트랜지스터 변형이 문헌에서 발견될 수 있다. 일반적으로 이러한 변형은 아키텍처(평면 대 비평면 설계) 및 채널/게이트 수(2, 3 또는 4)로 구별하고 분류할 수 있다.

평면 이중 게이트 MOSFET (DGMOS)

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평면 이중 게이트 MOSFET (DGMOS)는 기존의 평면 (층별) 제조 공정을 사용하여 이중 게이트 MOSFET (금속 산화물 반도체 전계 효과 트랜지스터) 소자를 생성하여 비평면 수직 트랜지스터 구조와 관련된 보다 엄격한 리소그래피 요구 사항을 피한다. 평면 이중 게이트 트랜지스터에서 드레인-소스 채널은 독립적으로 제작된 두 개의 게이트/게이트 산화물 스택 사이에 끼워져 있다. 이러한 구조를 제작하는 데 주요 과제는 상부 및 하부 게이트 사이에서 만족스러운 자체 정렬을 달성하는 것이다.[6]

FlexFET

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FlexFET는 다마신 금속 상부 게이트 MOSFET과 주입된 JFET 하부 게이트를 갖춘 평면의 독립적으로 이중 게이트 트랜지스터로, 게이트 트렌치에서 자체 정렬된다. 이 소자는 리소그래피 이하 채널 길이, 비주입된 초박형 소스 및 드레인 확장, 비에피라이즈된 소스 및 드레인 영역, 게이트 마지막 플로우로 인해 확장성이 높다. FlexFET는 (1) 상부 및 하부 게이트 모두 트랜지스터 작동을 제공하고, (2) 게이트 작동이 상부 게이트 작동이 하부 게이트 작동에 영향을 미치고 그 반대도 마찬가지인 방식으로 결합된다는 점에서 진정한 이중 게이트 트랜지스터이다.[7] FlexFET는 American Semiconductor, Inc.에서 개발하고 제조한다.

FinFET

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 이 부분의 본문은 FinFET입니다.
이중 게이트 FinFET 소자
SOI FinFET MOSFET
2016년 NVIDIA GTX 1070. TSMC에서 제조한 16 nm FinFET 기반 파스칼 칩 사용

FinFET(핀 전계 효과 트랜지스터)는 비평면 트랜지스터 또는 "3D" 트랜지스터의 한 유형이다(3D 마이크로칩과 혼동하지 말 것).[8] FinFET은 기판 위에 얇은 실리콘 "핀" 반전 채널이 존재하여 게이트가 핀의 좌우면에 두 개의 접촉점을 만들 수 있다는 점에서 전통적인 MOSFET과 차별화된다. 핀의 두께(소스에서 드레인 방향으로 측정)는 소자의 유효 채널 길이를 결정한다. 랩어라운드 게이트 구조는 채널에 대한 전기적 제어를 향상시켜 누설 전류를 줄이고 다른 단채널 효과를 극복하는 데 도움이 된다.

최초의 FinFET 트랜지스터 유형은 "공핍형 린 채널 트랜지스터" 또는 "DELTA" 트랜지스터라고 불렸으며, 이는 1989년 히타치 중앙 연구소의 히사모토 디그, 카가 토루, 카와모토 요시후미, 다케다 에이지에 의해 처음 제조되었다.[9][10][11] 1990년대 후반, 히사모토 디그는 TSMC의 후칭밍과 캘리포니아 대학교 버클리 연구팀(류쯔자이, 제프리 보커, 황쉬에주, 릴랜드 창, 닉 린더트, S. 아메드, 사이러스 태버리, 최양규, 푸쉬카 라나데, 스리람 발라수브라마니안, A. 아가르왈, M. 아민 포함)과 함께 DELTA 기술 개발을 위해 국제 연구팀과 협력하기 시작했다. 1998년, 이 팀은 최초의 N-채널 FinFET을 개발하고 17 nm 공정까지 성공적으로 소자를 제작했다. 이듬해에는 최초의 P-채널 FinFET을 개발했다.[12] 그들은 2000년 12월 논문에서 "FinFET"(핀 전계 효과 트랜지스터)라는 용어를 만들었다.[13]

현재 사용되는 FinFET 용어는 덜 정확한 정의를 가지고 있다. 마이크로프로세서 제조업체 중 AMD, IBM, 프리스케일은 이중 게이트 개발 노력을 FinFET[14] 개발이라고 설명하는 반면, 인텔은 밀접하게 관련된 삼중 게이트 아키텍처를 설명할 때 이 용어를 사용하는 것을 피한다.[15] 기술 문헌에서 FinFET는 게이트 수에 관계없이 핀 기반 멀티게이트 트랜지스터 아키텍처를 일반적으로 설명하는 데 사용된다. 단일 FinFET 트랜지스터가 여러 개의 핀을 포함하는 것이 일반적이며, 이들은 나란히 배열되어 있고 모두 동일한 게이트로 덮여 있으며, 구동 강도와 성능을 높이기 위해 전기적으로 하나처럼 작동한다.[16] 게이트는 핀의 전체를 덮을 수도 있다.

2002년 12월 TSMC (대만 반도체 제조 회사)는 0.7 볼트만으로 작동하는 25 nm 트랜지스터를 시연했다. "오메가 FinFET" 설계는 게이트가 소스/드레인 구조를 감싸는 모양과 그리스 문자 오메가 (Ω)의 유사성을 따서 명명되었다. N형 트랜지스터는 0.39 피코초 (ps), P형 트랜지스터는 0.88 ps의 게이트 지연을 갖는다.

2004년, 삼성전자는 FinFET 소자 대량 생산을 가능하게 하는 "벌크 FinFET" 설계를 시연했다. 그들은 90 nm 벌크 FinFET 공정으로 제조된 동적 랜덤 액세스 메모리 (DRAM)를 시연했다.[12] 2006년, 한국과학기술원(KAIST)과 국립나노팹센터의 한국 연구팀이 FinFET 기술을 기반으로 세계에서 가장 작은 나노일렉트로닉스 소자인 3 nm 트랜지스터를 개발했다.[17][18] 2011년, 라이스 대학교 연구원 마수드 로스타미와 카르틱 모한람은 FinFET이 두 개의 전기적으로 독립적인 게이트를 가질 수 있으며, 이는 회로 설계자에게 효율적이고 저전력 게이트로 설계할 수 있는 더 많은 유연성을 제공한다는 것을 입증했다.[19]

2012년, 인텔은 미래 상용 장치에 FinFET를 사용하기 시작했다. 유출된 정보에 따르면 인텔의 FinFET는 사각형이 아닌 삼각형의 특이한 모양을 가지고 있으며, 이는 삼각형이 더 높은 구조 강도를 가지고 더 안정적으로 제조될 수 있거나 삼각 기둥이 직사각형 기둥보다 더 높은 면적 대 부피 비율을 가지고 있어 스위칭 성능을 향상시키기 때문일 것으로 추측된다.[20]

2012년 9월, 글로벌파운드리스는 2014년에 FinFET 3D 트랜지스터를 특징으로 하는 14나노미터 공정 기술을 제공할 계획을 발표했다.[21] 다음 달에 경쟁사인 TSMC는 2013년 11월에 16 nm FinFET의 초기 또는 "위험" 생산을 시작한다고 발표했다.[22]

2014년 3월, TSMC는 여러 16 nm FinFET 다이 온 웨이퍼 제조 공정의 구현에 거의 도달했다고 발표했다.[23]

  • 16 nm FinFET (2014년 4분기)
  • 16 nm FinFET+ (2014년 4분기)
  • 16 nm FinFET "터보" (2015년~2016년 예상)

AMD는 2016년 6월 폴라리스 칩 아키텍처를 사용하고 14 nm FinFET으로 만든 GPU를 출시했다.[24] 이 회사는 그래픽, 게임, 가상 현실, 멀티미디어 애플리케이션을 위한 안정적인 프레임 속도를 제공하면서 "세대적 전력 효율성 도약"을 제공하는 설계를 생산하려 노력했다.[25]

2017년 3월, 삼성과 eSilicon은 2.5D 패키지의 14 nm FinFET ASIC 생산을 위한 테이프아웃을 발표했다.[26][27]

Tri-gate transistor

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트라이게이트 트랜지스터, 또는 삼중 게이트 트랜지스터는 세 면에 게이트가 있는 MOSFET의 한 유형이다.[28] 삼중 게이트 트랜지스터는 1987년 도시바 연구팀인 K. 히에다, 후미오 호리구치, H. 와타나베에 의해 처음 시연되었다. 그들은 좁은 벌크 Si 기반 트랜지스터의 완전 공핍형(FD) 몸체가 몸체 바이어스 효과 감소로 인해 스위칭 개선에 도움이 된다는 것을 깨달았다.[29][30] 1992년, IBM 연구원 Hon-Sum Wong이 삼중 게이트 MOSFET을 시연했다.[31]

인텔은 2002년 9월 이 기술을 발표했다.[32] 인텔은 "트랜지스터 스위칭 성능을 극대화하고 전력 낭비 누설을 줄이는" "트라이게이트 트랜지스터"를 발표했다. 1년 후인 2003년 9월, AMD는 국제 고체 장치 및 재료 학회에서 유사한 기술에 대해 연구하고 있다고 발표했다.[33][34] 2011년 5월 인텔의 발표까지 이 기술에 대한 추가 발표는 없었지만, IDF 2011에서 그들은 IDF 2009에서 이 기술을 기반으로 한 작동 가능한 SRAM 칩을 시연했다고 밝혔다.[35]

2012년 4월 23일, 인텔은 트라이게이트 트랜지스터를 특징으로 하는 새로운 CPU 라인인 아이비 브리지를 출시했다.[36][37] 인텔은 2002년부터 트라이게이트 아키텍처를 연구해왔지만, 대량 생산 문제를 해결하는 데는 2011년까지 걸렸다. 새로운 스타일의 트랜지스터는 2011년 5월 4일 샌프란시스코에서 설명되었다.[38] 인텔 공장은 2011년과 2012년에 아이비 브리지 CPU를 제조할 수 있도록 업그레이드될 것으로 예상된다고 발표되었다.[39] 새로운 트랜지스터는 저전력 장치용 아톰 칩에도 사용될 것이라고 발표되었다.[38]

트라이게이트 제조는 인텔이 아이비 브리지, 하스웰, 스카이레이크 프로세서에 사용된 비평면 트랜지스터 아키텍처에 사용되었다. 이 트랜지스터는 두 개의 수직 게이트 위에 단일 게이트가 쌓여 있어(채널의 세 면을 감싼 단일 게이트) 전자가 이동할 수 있는 표면적이 사실상 세 배가 된다. 인텔은 트라이게이트 트랜지스터가 누설을 줄이고 이전 트랜지스터보다 훨씬 적은 전력을 소비한다고 보고한다. 이를 통해 이전 인텔 트랜지스터 유형보다 최대 37% 더 빠른 속도 또는 50% 미만의 전력 소비를 달성할 수 있다.[40][41]

인텔은 "추가적인 제어는 트랜지스터가 '켜짐' 상태일 때 가능한 한 많은 트랜지스터 전류(성능을 위해)를 흐르게 하고, '꺼짐' 상태일 때 가능한 한 0에 가깝게(전력 최소화를 위해), 그리고 트랜지스터가 두 상태 사이에서 매우 빠르게 스위칭할 수 있도록 합니다(다시 한번, 성능을 위해)."라고 설명한다.[42] 인텔은 샌디브리지 이후의 모든 제품이 이 설계를 기반으로 할 것이라고 밝혔다.

트라이게이트라는 용어는 때때로 세 개의 유효 게이트 또는 채널을 가진 모든 멀티게이트 FET를 통칭하는 데 사용된다.[43]

게이트 올 어라운드 FET (GAAFET)

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게이트 올 어라운드 FET(GAAFET)는 7 nm 이하 크기에서도 작동할 수 있어 FinFET의 후속 기술이다. IBM은 이를 사용하여 5 nm 공정 기술을 시연했다.

주변 게이트 트랜지스터(SGT)라고도 불리는 GAAFET[44][45]는 게이트 재료가 모든 면에서 채널 영역을 둘러싸는 것을 제외하고 FinFET와 개념적으로 유사하다. 설계에 따라 게이트 올 어라운드 FET는 두 개 또는 네 개의 유효 게이트를 가질 수 있다. 게이트 올 어라운드 FET는 이론적으로나 실험적으로 성공적으로 특성화되었다.[46][47] 또한 실리콘보다 전자 이동도가 높은 InGaAs의 나노와이어에 성공적으로 에칭되었다.[48]

게이트 올 어라운드(GAA) MOSFET은 1988년 마스오카 후지오, 히로시 다카토, 카즈마사 스노우치로 구성된 도시바 연구팀이 수직 나노와이어 GAAFET인 "주변 게이트 트랜지스터"(SGT)를 시연하면서 처음 시연되었다.[49][50][45] 플래시 메모리 발명가로 가장 잘 알려진 마스오카는 나중에 도시바를 떠나 2004년 Unisantis Electronics를 설립하여 도호쿠 대학과 함께 주변 게이트 기술을 연구했다.[51] 2006년, 한국과학기술원(KAIST)과 국립나노팹센터의 한국 연구팀이 게이트 올 어라운드(GAA) FinFET 기술을 기반으로 세계에서 가장 작은 나노일렉트로닉스 소자인 3 nm 트랜지스터를 개발했다.[52][18] GAAFET 트랜지스터는 high-k/금속 게이트 재료를 사용할 수 있다. 최대 7개의 나노시트를 가진 GAAFET이 시연되었으며, 이는 개선된 성능 및 감소된 소자 풋프린트를 허용한다. GAAFET의 나노시트 폭은 제어 가능하여 소자 특성 조정을 더 쉽게 할 수 있다.[53]

2020년 현재 삼성과 인텔은 GAAFET 트랜지스터(특히 MBCFET 트랜지스터)를 대량 생산할 계획을 발표했으며, TSMC는 TSMC가 GAAFET 트랜지스터를 개발하고 있음에도 불구하고 3 nm 노드에서는 FinFET를 계속 사용할 것이라고 발표했다.[54][55]

멀티 브리지 채널 (MBC) FET

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멀티 브리지 채널 FET(MBCFET)는 나노와이어 대신 나노시트를 사용한다는 점을 제외하고 GAAFET와 유사하다.[56] MBCFET는 삼성전자가 미국에 등록한 워드마크(상표)이다.[57] 삼성은 파운드리 고객을 위해 3 nm 노드에서 MBCFET 트랜지스터를 대량 생산할 계획이다.[58] 인텔도 MBCFET "나노리본" 트랜지스터의 변형인 RibbonFET을 개발하고 있다.[59][60] FinFET와 달리 시트의 폭과 수를 변경하여 구동 강도 또는 특정 전압에서 트랜지스터가 구동할 수 있는 전류량을 조정할 수 있다. 시트의 폭은 종종 8에서 50나노미터까지 다양하다. 나노시트의 폭은 Weff, 즉 유효 폭으로 알려져 있다.[61][62]

산업적 요구

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평면 트랜지스터는 수십 년 동안 집적 회로의 핵심이었으며, 그동안 개별 트랜지스터의 크기는 꾸준히 줄어들었다. 크기가 줄어들면서 평면 트랜지스터는 바람직하지 않은 단채널 효과, 특히 장치가 요구하는 유휴 전력을 증가시키는 "오프 상태" 누설 전류로 점점 더 고통받고 있다.[63]

멀티게이트 소자에서 채널은 여러 표면에 걸쳐 여러 게이트로 둘러싸여 있다. 따라서 채널에 대한 전기적 제어가 향상되어 "오프 상태" 누설 전류를 보다 효과적으로 억제할 수 있다. 여러 게이트는 "켜짐" 상태의 전류, 즉 구동 전류를 향상시키기도 한다. 멀티게이트 트랜지스터는 또한 더 높은 고유 이득과 더 낮은 채널 길이 변조로 인해 더 나은 아날로그 성능을 제공한다.[64] 이러한 장점은 낮은 전력 소비와 향상된 소자 성능으로 이어진다. 비평면 소자는 기존 평면 트랜지스터보다 더 소형이며, 이는 더 높은 트랜지스터 밀도를 가능하게 하여 전체 마이크로일렉트로닉스의 소형화를 이끈다.

통합 과제

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비평면 멀티게이트 소자를 기존 반도체 제조 공정에 통합하는 주요 과제는 다음과 같다.

  • 수십 나노미터 폭의 얇은 실리콘 "핀" 제작
  • 핀의 여러 면에 일치하는 게이트 제작

컴팩트 모델링

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BSIM-CMG로 모델링할 수 있는 다양한 FinFET 구조

UC Berkeley BSIM 그룹이 2012년 3월 1일에 공식 출시한 BSIMCMG106.0.0[65]는 FinFET의 첫 번째 표준 모델이다. BSIM-CMG는 Verilog-A로 구현된다. 물리적 표면 전위 기반 공식은 유한한 몸체 도핑을 갖는 내재적 및 외재적 모델 모두에 대해 도출된다. 소스 및 드레인 끝의 표면 전위는 폴리 공핍 및 양자 역학적 효과와 함께 해석적으로 해결된다. 유한한 몸체 도핑의 효과는 섭동 접근 방식을 통해 포착된다. 해석적 표면 전위 해는 2차원 소자 시뮬레이션 결과와 밀접하게 일치한다. 채널 도핑 농도가 무시할 수 있을 만큼 낮으면 특정 플래그(COREMOD = 1)를 설정하여 계산 효율성을 더욱 향상시킬 수 있다.

모든 중요한 멀티 게이트 (MG) 트랜지스터 동작은 이 모델에 의해 포착된다. 부피 반전은 푸아송 방정식의 해에 포함되므로 후속 I-V 공식은 부피 반전 효과를 자동으로 포착한다. MG MOSFET의 몸체에서 정전기 전위 분석은 단채널 효과 (SCE)에 대한 모델 방정식을 제공했다. 끝 게이트 (상/하 게이트) (삼중 또는 사중 게이트)의 추가적인 정전기 제어도 단채널 모델에 포착된다.

같이 보기

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각주

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  1. ↑ Risch, L. "Pushing CMOS Beyond the Roadmap", Proceedings of ESSCIRC, 2005, p. 63.
  2. ↑ Table39b 보관됨 9월 27, 2007 - 웨이백 머신
  3. ↑ “Motorola 3N201 Datasheet - Datasheetspdf.com”. 《Datasheetpdf.com》. 2023년 1월 8일에 확인함. 
  4. ↑ “3SK45 Datasheet - Alldatasheet.com” (PDF). 2023년 1월 8일에 확인함. 
  5. ↑ “BF1217WR Datasheet” (PDF). 2023년 1월 8일에 확인함. 
  6. ↑ Wong, H-S.; Chan, K.; Taur, Y. (1997년 12월 10일). 〈Self-aligned (Top and bottom) double-gate MOSFET with a 25 nm thick silicon channel〉. 《International Electron Devices Meeting. IEDM Technical Digest》. 427–430쪽. doi:10.1109/IEDM.1997.650416. ISBN 978-0-7803-4100-5. ISSN 0163-1918. S2CID 20947344. 
  7. ↑ Wilson, D.; Hayhurst, R.; Oblea, A.; Parke, S.; Hackler, D. "Flexfet: Independently-Double-Gated SOI Transistor With Variable Vt and 0.5V Operation Achieving Near Ideal Subthreshold Slope" SOI Conference, 2007 IEEE International [1]
  8. ↑ “What is Finfet?”. 《Computer Hope》. 2017년 4월 26일. 2019년 7월 4일에 확인함. 
  9. ↑ “IEEE Andrew S. Grove Award Recipients”. 《IEEE Andrew S. Grove Award》. 전기전자공학자협회. 2018년 9월 9일에 원본 문서에서 보존된 문서. 2019년 7월 4일에 확인함. 
  10. ↑ Colinge, J.P. (2008). 《FinFETs and Other Multi-Gate Transistors》. 스프링어 사이언스+비즈니스 미디어. 11 & 39쪽. ISBN 978-0-387-71751-7. 
  11. ↑ Hisamoto, D.; Kaga, T.; Kawamoto, Y.; Takeda, E. (December 1989). 〈A fully depleted lean-channel transistor (DELTA)-a novel vertical ultra thin SOI MOSFET〉. 《International Technical Digest on Electron Devices Meeting》. 833–836쪽. doi:10.1109/IEDM.1989.74182. S2CID 114072236. 
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  15. ↑ “Intel Silicon Technology Innovations”. Intel.com. 2011년 9월 3일에 원본 문서에서 보존된 문서. 2014년 3월 10일에 확인함. 
  16. ↑ Shimpi, Anand Lal. “Intel Announces first 22nm 3D Tri-Gate Transistors, Shipping in 2H 2011”. 《www.anandtech.com》. 
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  18. ↑ 가 나 Lee, Hyunjin; 외. (2006). 〈Sub-5nm All-Around Gate FinFET for Ultimate Scaling〉. 《2006 Symposium on VLSI Technology, 2006. Digest of Technical Papers》. 58–59쪽. doi:10.1109/VLSIT.2006.1705215. hdl:10203/698. ISBN 978-1-4244-0005-8. S2CID 26482358. 
  19. ↑ Rostami, M.; Mohanram, K. (2011). 《Dual-Vth$ Independent-Gate FinFETs for Low Power Logic Circuits》. 《IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems》 30. 337–349쪽. doi:10.1109/TCAD.2010.2097310. hdl:1911/72088. S2CID 2225579. 
  20. ↑ “Intel's FinFETs are less fin and more triangle”. EE Times. 2013년 5월 31일에 원본 문서에서 보존된 문서. 2014년 3월 10일에 확인함. 
  21. ↑ “Globalfoundries looks leapfrog fab rivals with new process”. EE Times. 2013년 2월 2일에 원본 문서에서 보존된 문서. 2014년 3월 10일에 확인함. 
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