전자 회로 시뮬레이션

전자 회로 시뮬레이션(Electronic circuit simulation)은 실제 전자 장치나 회로의 동작을 복제하기 위해 수학적 모델을 사용한다.

시뮬레이션 소프트웨어는 회로 동작 모델링을 가능하게 하며 귀중한 분석 도구이다. 높은 정확도의 모델링 능력 덕분에 많은 대학교에서 이 유형의 소프트웨어를 전자기술자 및 전자공학 프로그램 교육에 활용한다. 전자 시뮬레이션 소프트웨어는 사용자를 학습 경험에 통합시킴으로써 사용자를 참여시킨다. 이러한 종류의 상호작용은 학습자가 내용을 분석하고, 합성하고, 구성하고, 평가하도록 적극적으로 참여시켜 학습자가 자신의 지식을 구성하게 한다.^[1]

실제로 회로를 구축하기 전에 회로의 동작을 시뮬레이션하는 것은 결함이 있는 설계를 알려주고 전자 회로 설계의 동작에 대한 통찰력을 제공함으로써 설계 효율성을 크게 향상시킬 수 있다. 특히 집적 회로의 경우, 툴링(포토마스크)은 비싸고, 브레드보드는 비실용적이며, 내부 신호의 동작을 탐침하는 것은 매우 어렵다. 따라서 거의 모든 IC 설계는 시뮬레이션에 크게 의존한다. 가장 잘 알려진 아날로그 시뮬레이터는 SPICE이다. 아마도 가장 잘 알려진 디지털 시뮬레이터는 베릴로그 및 VHDL 기반의 시뮬레이터일 것이다.

일부 전자 시뮬레이터는 회로도 편집기, 시뮬레이션 엔진 및 온스크린 파형 표시(그림 1 참조)를 통합하여 설계자가 시뮬레이션된 회로를 신속하게 수정하고 변경 사항이 출력에 미치는 영향을 확인할 수 있도록 한다. 또한 일반적으로 광범위한 모델 및 장치 라이브러리를 포함한다. 이러한 모델에는 일반적으로 BSIM과 같은 IC 특정 트랜지스터 모델, 저항기, 축전기, 유도자 및 변압기와 같은 일반 구성 요소, 사용자 정의 모델(베릴로그-A 또는 VHDL-AMS의 제어 전류 및 전압 소스 또는 모델 등)이 포함된다. 인쇄 회로 기판 (PCB) 설계에는 트레이스용 전송선로 및 구동 및 수신 전자장치용 IBIS 모델과 같은 특정 모델도 필요하다.

유형

엄격히 아날로그 신호 시뮬레이터가 존재하지만^[2], 인기 있는 시뮬레이터는 종종 아날로그 및 이벤트 기반 디지털 시뮬레이션 기능을 모두 포함하며^[3] 동시에 둘 다 시뮬레이션할 수 있는 경우 혼합 모드 또는 혼합 신호 시뮬레이터로 알려져 있다.^[4] 전체 혼합 신호 분석은 하나의 통합 회로도로부터 구동될 수 있다. 혼합 모드 시뮬레이터의 모든 디지털 모델은 전파 시간 및 상승/하강 시간 지연에 대한 정확한 사양을 제공한다.

혼합 모드 시뮬레이터가 제공하는 이벤트 기반 알고리즘은 범용이며 비디지털 유형의 데이터를 지원한다. 예를 들어, 요소는 실제 또는 정수 값을 사용하여 DSP 기능 또는 샘플링된 데이터 필터를 시뮬레이션할 수 있다. 이벤트 기반 알고리즘이 표준 SPICE 매트릭스 솔루션보다 빠르기 때문에 아날로그 모델 대신 이벤트 기반 모델을 사용하는 회로의 시뮬레이션 시간이 크게 단축된다.^[5]

혼합 모드 시뮬레이션은 세 가지 수준으로 처리된다. 타이밍 모델과 내장된 12 또는 16 상태 디지털 논리 시뮬레이터를 사용하는 원시 디지털 요소, 집적 회로의 실제 트랜지스터 토폴로지를 사용하는 서브서킷 모델, 그리고 마지막으로 인라인 불 논리 표현식이다.

정확한 표현은 주로 IC의 I/O 특성을 면밀히 검사해야 하는 전송선로 및 신호 무결성 문제 분석에 사용된다. 불 논리 표현식은 아날로그 환경에서 효율적인 논리 신호 처리를 제공하는 데 사용되는 지연 없는 함수이다. 이 두 가지 모델링 기술은 SPICE를 사용하여 문제를 해결하는 반면 세 번째 방법인 디지털 원시 요소는 혼합 모드 기능을 사용한다. 이러한 각 방법에는 장점과 대상 응용 프로그램이 있다. 사실, 많은 시뮬레이션(특히 A/D 기술을 사용하는 시뮬레이션)은 세 가지 접근 방식의 조합을 필요로 한다. 어떤 한 가지 접근 방식만으로는 충분하지 않다.

주로 전력 전자공학에 사용되는 또 다른 유형의 시뮬레이션은 조각별 선형^[6] 알고리즘을 나타낸다. 이러한 알고리즘은 전력 전자 스위치가 상태를 변경할 때까지 아날로그(선형) 시뮬레이션을 사용한다. 이때 다음 시뮬레이션 기간에 사용할 새로운 아날로그 모델이 계산된다. 이 방법론은 시뮬레이션 속도와 안정성을 크게 향상시킨다.^[7]

복잡성

공정 변화는 설계가 제조될 때 발생하며 회로 시뮬레이터는 이러한 변화를 종종 고려하지 않는다. 이러한 변화는 작을 수 있지만, 함께 작용하면 칩의 출력을 크게 바꿀 수 있다.

온도 변화도 모델링하여 온도 범위에서 회로의 성능을 시뮬레이션할 수 있다.^[8]

어드미턴스 행렬을 이용한 시뮬레이션

선형 회로 시스템을 시뮬레이션하는 일반적인 방법은 어드미턴스 행렬 또는 Y 행렬을 사용하는 것이다. 이 기술은 개별 선형 구성 요소를 N 포트 어드미턴스 행렬로 모델링하고, 구성 요소 Y 행렬을 회로의 노달 어드미턴스 행렬에 삽입하고, 포트를 포함하는 노드에 포트 종단을 설치하고, 크론 축소를 통해 노드 없는 포트를 제거하고, 필요에 따라 최종 Y 행렬을 S 또는 Z 행렬로 변환하고, Y, Z 및 S 행렬에서 원하는 측정을 추출하는 것을 포함한다.

간단한 체비쇼프 필터 예제

1dB의 통과 대역 리플과 1GHz의 차단 주파수를 갖는 5차, 50옴 체비쇼프 필터는 체비쇼프 카우어 토폴로지와 후속 임피던스 및 주파수 스케일링을 사용하여 설계되었으며, 아래 표와 Micro-cap 회로도에 표시된 요소를 생성한다.

시뮬레이션할 체비쇼프 요소 표
요소	g-값	유형	50옴 및 1GHz로 스케일링	노드
P1	1	포트	50	1
L1	2.1348815	유도자	1.6988847E-08	1, 2
C1	1.0911073	축전기	3.4731024E-12	2, 0
L2	3.0009229	유도자	2.3880586E-08	2, 3
C2	1.0911073	축전기	3.4731024E-12	3, 0
L3	2.1348815	유도자	1.6988847E-08	3, 4
P2	1	포트	50	4

2포트 Y 파라미터 모델링

위 표는 시뮬레이션할 노드 연결과 함께 모델링할 이상적인 요소 목록을 제공한다. 다음으로, 각 비포트 요소는 시뮬레이션할 각 주파수에 대해 2x2 Y 파라미터 모델로 변환되어야 한다. 이 예에서는 1GHz 주파수가 선택되었다.

노드 0, 즉 접지 노드에 연결된 요소는 해당 Y12 또는 Y21을 계산할 필요가 없으며, 표에 "해당 없음"으로 표시된다.

시뮬레이션할 1GHz에서의 체비쇼프 요소 Y 파라미터 표
요소	1GHz에서의 어드미턴스	1GHz에서의 Y11, Y22	1GHz에서의 Y12, Y21	노드
P1	해당 없음	해당 없음	해당 없음	1
L1	-J0.0093682013	-J0.0093682013	J0.0093682013	1, 2
C1	j0.021822146	j0.021822146	해당 없음	2, 0
L2	-J0.0066646164	-J0.0066646164	J0.0066646164	2, 3
C2	j0.021822146	j0.021822146	해당 없음	3, 0
L3	-J0.0093682013	-J0.0093682013	J0.0093682013	3, 4
P2	해당 없음	해당 없음	해당 없음	4

노달 어드미턴스 행렬에 2포트 Y 파라미터 삽입

이상적인 인덕터 및 축전기 모델은 Y11 = Y22 = -Y12 = -Y21인 매우 간단한 2x2 모델로 구성되지만, 대부분의 실제 요소는 그렇게 간단하게 모델링될 수 없다는 점을 기억해야 한다. 예를 들어, 전송선로 및 실제 인덕터 및 축전기 모델의 경우 Y11 != -Y12이며, 일부 더 복잡한 수동 비대칭 요소의 경우 Y11 != Y22이다. 연산 증폭기와 같은 많은 능동 선형 장치의 경우 Y12 != Y21이다. 따라서 이 섹션의 예제에서는 더 복잡한 실제 장치에 적용되는 시뮬레이션 프로세스를 설명하기 위해 독립적인 Y11, Y12, Y21 및 Y22를 사용한다.

각 요소 Y 파라미터는 아래 규칙에 따라 연결된 노드에 합산하여 노달 어드미턴스 행렬에 삽입된다.^[9]

Y11은 대각선의 n x n 노드에 합산되며, 여기서 n은 첫 번째 핀(핀 1)이 연결된 노드이다.

두 번째 노드가 0이 아닌 경우, 즉 접지가 아닌 경우:

Y22는 대각선의 m x m 노드에 합산되며, 여기서 m은 두 번째 핀(핀 2)이 연결된 노드이다.
Y12는 n x m 노드 위치에 합산된다.
Y21은 m x n 노드 위치에 합산된다.

아래 표는 해당 위치에 합산된 체비쇼프 요소의 2x2 Y 파라미터를 보여준다.

Y 파라미터 항목 표
노드	1	2	3	4
1	L1_Y11	L1_Y12
2	L1_Y21	L1_Y22+C1_Y11+L2_Y11	L2_Y12
3		L2_Y21	L2_Y22+C2_Y11+L3_Y11	L3_Y12
5			L3_Y21	L3_Y22

노달 어드미턴스 행렬 수치 항목

1GHz 또는 다른 주파수에서 필터를 시뮬레이션하려면 요소 Y 파라미터를 설치된 요소에 적합한 Y 파라미터 모델을 사용하여 수치 항목으로 변환해야 한다. 이상적인 인덕터 및 축전기의 경우, 인덕터에 대해 잘 알려진 Y11 = Y22 = -Y12 = -Y21 = $j2\pi fL$ 및 축전기에 대해 Y11 = Y22 = -Y12 = -Y21 = $-j/(2\pi fC)$ 는 충분하다. 수치 변환은 아래 표에 나와 있다.

1GHz에서의 수치 Y 파라미터 표
노드	1	2	3	4
1	-j0.0093682	0.0093682
2	0.0093682	j0.00578933	j0.00666462
3		j0.00666462	j0.00578933	0.0093682
4			0.0093682	-j0.0093682

내부 노드 제거

포트가 노드 1과 노드 4에만 연결되어 있으므로, 노드 2와 3은 크론 축소를 통해 제거되어야 한다. 아래 표는 노드 2와 4가 제거된 후의 체비쇼프 필터 예제 시뮬레이션의 축소된 Y 파라미터 행렬을 보여준다. 축소된 표의 노드는 1과 2로 다시 번호가 매겨진다.

1GHz에서의 크론 축소 수치 Y 파라미터 표
노드	1	2
1	j0.0372422	-j0.0536574
2	-j0.0536574	j0.0372422

S 파라미터 행렬로 변환

체비쇼프 주파수 응답은 S 파라미터 행렬, 즉 |S12|에서 관찰되므로 다음 단계는 각 노드에 대해 포트 임피던스를 특성 임피던스(또는 특성 어드미턴스)로 사용하여 잘 알려진 Y 행렬을 S 행렬로 변환하는 것이다.

시뮬레이션된 S 파라미터는 또한 군지연과 위상지연과 같은 사후 시뮬레이션 처리에 유용하다.

1GHz에서 50옴 종단을 갖는 S 파라미터 표
노드	1	2
1	-0.356328 + j0.280539	0.551322 + j0.700266
2	0.551322 + j0.700266	-0.356328 + j0.280539

S 파라미터 크기

체비쇼프 주파수 응답이 0에서 1GHz까지 1dB 등리플 응답으로 |S12|에서 관찰될 것으로 예상되므로, 복소수 S 파라미터 항목은 표준 $|S_{ij}|={\sqrt {S_{ij{\text{ real}}}^{2}+S_{ij{\text{ imag}}}^{2}}}$ 를 사용하여 해당 크기로 변환해야 한다.

S 파라미터 표
노드	1	2
1	0.45351050	0.89125104
2	0.89125104	0.45351050

결과 확인

이 시점에서 몇 가지 빠른 유효성 검사를 수행하는 것이 유용할 수 있다. 예제 체비쇼프 필터 설계 요구 사항이 1GHz의 차단 주파수에서 -1dB 감쇠이므로 1GHz에서의 |S12|는 -1dB가 될 것으로 예상된다. 또한, 모든 시뮬레이션 요소가 손실이 없으므로, 잘 알려진 관계인 |S₁₁|²+|S₁₂|² = 1^[10]은 1GHz를 포함한 모든 주파수에서 적용된다.

1GHz에서의 시뮬레이션 유효성 테스트
	필수 조건	실제 결과	상태
1	20log₁₀(\|S12\|) = -1dB	20log₁₀(0.89125104) = -1dB	유효
2	\|S₁₂\|²+\|S₁₂\|² = 1	0.45351050²+0.89125104² = 1	유효

전체 주파수 시뮬레이션

예제에 대한 최종 유효성 테스트는 전체 유효 범위에 걸쳐 체비쇼프 필터 주파수 응답을 시뮬레이션하는 것으로, 이 경우 100MHz에서 5GHz로 간주된다. 이 범위는 0에서 -1dB 사이의 통과 대역의 등리플 |S12|를, 1GHz에서 급격하게 감소하는 정지 대역 |S12|를, 그리고 예상 피크 값인 20log10(.4535...) = -6.86825dB에서의 등리플 |S12|를 볼 수 있도록 해야 한다.

모든 시뮬레이션 출력이 예상 결과에 부합하므로 체비쇼프 필터 예제 시뮬레이션은 정확함이 확인되었다.

종단되지 않은 노드 시뮬레이션

S 파라미터는 시뮬레이션되는 모든 노드에 종단을 필요로 하므로, 네트워크의 내부 노드와 같이 종단되지 않은 노드에 대한 S 파라미터 값 시뮬레이션은 기술적으로 지원되지 않는다. 그러나 노드를 종단시키기 위해 유의미한 오류를 발생시키지 않을 만큼 충분히 큰 저항성 종단을 종단되지 않은 노드에 배치하는 것으로 노드를 정확하게 시뮬레이션하기에 충분하다. 예를 들어, 위에서 제거된 두 내부 노드에는 1e+09옴 포트가 부착될 수 있었으므로, 크론 축소를 사용하여 노드를 제거하는 대신 과도하게 큰 저항성 포트로 노드를 정확하게 시뮬레이션할 수 있었다.

제로 저항 소스 시뮬레이션

네트워크에 대한 입력 소스가 저항이 없는 이상적인 전압 소스인 경우, 위 예제는 유의미한 오류를 발생시키지 않을 만큼 충분히 작은 포트 저항을 포함시킴으로써 작동하게 만들 수 있다. 예를 들어, 다른 곳에서 50옴으로 종단된 네트워크에서 1e-09의 저항을 가진 포트는 충분한 정확도로 이상적인 소스를 모델링할 수 있다.

전달 함수 시뮬레이션

위 예제는 S 파라미터를 시뮬레이션하므로 S 파라미터에서 전달 함수를 얻기 위해 또 다른 변환이 필요하다. 변환은 ${\frac {V_{i}}{V_{j}}}={\frac {S_{ij}}{2}}{\sqrt {\frac {R_{j}}{R_{i}}}},{\text{ }}i\neq j$ 이다.^[10]

같이 보기

개념:

HDL:

시스템베릴로그

목록:

소프트웨어:

각주

↑ “Disadvantages and Advantages of Simulations in Online Education”. 2010년 12월 16일에 원본 문서에서 보존된 문서. 2011년 3월 11일에 확인함.
↑ 멩게와 비냐, 발레의 마른 대학교 입학
↑ Fishwick, P. “Entry in the University of Florida”. 2000년 5월 19일에 원본 문서에서 보존된 문서.
↑ Pedro, J; Carvalho, N. “Entry in the Universidade de Aveiro, Portugal” (PDF). 2012년 2월 7일에 원본 문서 (PDF)에서 보존된 문서. 2007년 4월 27일에 확인함.
↑ L. 워켄과 M. 브루크너, 이벤트 기반 다중 모드 기술 보관됨 2007-05-05 - 웨이백 머신
↑ Pejovic, P.; Maksimovic, D. (1995년 5월 13일). 《A new algorithm for simulation of power electronic systems using piecewise-linear device models》. 《IEEE Transactions on Power Electronics》 10. 340–348쪽. Bibcode:1995ITPE...10..340P. doi:10.1109/63.388000 – IEEE Xplore 경유.
↑ Allmeling, J.H.; Hammer, W.P. (1999년 7월 13일). 〈PLECS-piece-wise linear electrical circuit simulation for Simulink〉. 《Proceedings of the IEEE 1999 International Conference on Power Electronics and Drive Systems. PEDS'99 (Cat. No.99TH8475)》 1. 355–360 vol.1쪽. doi:10.1109/PEDS.1999.794588. ISBN 0-7803-5769-8. S2CID 111196369 – IEEE Xplore 경유.
↑ Ohnari, Mikihiko (1998). 《Simulation engineering》. Ohmsha. ISBN 9784274902178. 2022년 10월 12일에 확인함.
↑ Zelinger, G. (1966). 《Basic Matrix Analysis and Synthesis》 (영어). Oxford, London, Edinburgh, New York, Toronto, Paris, Braunschweig: Pergamon Press, Ltd. 45–58쪽. ISBN 9781483199061.
↑ ^가 ^나 Matthaei, George L.; Young, Leo; Jones, E. M. T. (1984). 《Microwave Filters, Impudence-Matching Networks, and Coupling Structures》 (영어). 610 Washington Street, Dedham, Massachusetts, US: Artech House, Inc. (1985에 출판됨). 44쪽. ISBN 0-89006-099-1.

외부 링크

[1] “Disadvantages and Advantages of Simulations in Online Education”. 2010년 12월 16일에 원본 문서에서 보존된 문서. 2011년 3월 11일에 확인함.

[2] 멩게와 비냐, 발레의 마른 대학교 입학

[3] Fishwick, P. “Entry in the University of Florida”. 2000년 5월 19일에 원본 문서에서 보존된 문서.

[4] Pedro, J; Carvalho, N. “Entry in the Universidade de Aveiro, Portugal” (PDF). 2012년 2월 7일에 원본 문서 (PDF)에서 보존된 문서. 2007년 4월 27일에 확인함.

[5] L. 워켄과 M. 브루크너, 이벤트 기반 다중 모드 기술 보관됨 2007-05-05 - 웨이백 머신

[6] Pejovic, P.; Maksimovic, D. (1995년 5월 13일). 《A new algorithm for simulation of power electronic systems using piecewise-linear device models》. 《IEEE Transactions on Power Electronics》 10. 340–348쪽. Bibcode:1995ITPE...10..340P. doi:10.1109/63.388000 – IEEE Xplore 경유.

[7] Allmeling, J.H.; Hammer, W.P. (1999년 7월 13일). 〈PLECS-piece-wise linear electrical circuit simulation for Simulink〉. 《Proceedings of the IEEE 1999 International Conference on Power Electronics and Drive Systems. PEDS'99 (Cat. No.99TH8475)》 1. 355–360 vol.1쪽. doi:10.1109/PEDS.1999.794588. ISBN 0-7803-5769-8. S2CID 111196369 – IEEE Xplore 경유.

[8] Ohnari, Mikihiko (1998). 《Simulation engineering》. Ohmsha. ISBN 9784274902178. 2022년 10월 12일에 확인함.

[9] Zelinger, G. (1966). 《Basic Matrix Analysis and Synthesis》 (영어). Oxford, London, Edinburgh, New York, Toronto, Paris, Braunschweig: Pergamon Press, Ltd. 45–58쪽. ISBN 9781483199061.

[:2-10] 가 ^나 Matthaei, George L.; Young, Leo; Jones, E. M. T. (1984). 《Microwave Filters, Impudence-Matching Networks, and Coupling Structures》 (영어). 610 Washington Street, Dedham, Massachusetts, US: Artech House, Inc. (1985에 출판됨). 44쪽. ISBN 0-89006-099-1.

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