ARM Cortex-X2
ARM Cortex-X2
| Production | 2021 |
|---|---|
| Concepteur | ARM |
| Fréquence | 2,85 GHz à 3,0 GHz |
|---|---|
| Largeur bus adresse | 40 bits |
| Niveau 1 |
par coeur : 128 KiB (64 KiB I-cache avec parité, 64 KiB D-cache) |
|---|---|
| Niveau 2 | 256–1 024 KiB par coeur |
| Niveau 3 | 512 KiB – 16 MiB (optionnel) |
| Cœur | 1–12 (par cluster) |
|---|
| Architecture | ARMv9.0-A |
|---|
| Variantes | Cortex-A710 |
|---|
L'ARM Cortex-X2 est un processeur implémentant le jeu d'instructions ARMv9-A 64 bits conçu par le centre de conception d'ARM Holdings à Austin, dans le cadre du programme Cortex-X Custom (CXC) d'ARM[1].
Il fait partie de la série Total Compute Solutions 2021 (TCS21) d'ARM avec le Cortex-A710, le Cortex-A510, le GPU Mali-G710 et CoreLink CI-700/NI-700[2].
Changements architecturaux par rapport au Cortex-X1
[modifier | modifier le code]Le processeur comporte les changements suivants[3] :
- Architecture ARMv9.0[4]
- Suppression du support d'Aarch32 (32 bits)
- pipeline à 10 étages contre 11 auparavant, obtenu en réduisant l'étage de dispatch (répartition) de 2 cycles à 1
- Taille du reorder buffer (ROB) accrue de 30 %, passant de 224 à 288 entrées
- Taille du dTLB accrue de 20 %, passant de 40 à 48 entrées
- Support du jeu d'instructions SIMD SVE2 (Scalable Vector Extension 2)
- Support du type de données Bfloat16
- Unité partagé dynamique DSU-110
- Jusqu'à 12 coeurs (contre 8 coeurs)
- Jusqu'à 16 Mo de cache L3 (contre 8 Mo)
- CoreLink CI-700/NI-700
- Jusqu'à 32 Mo SLC
Performances revendiquées :
- En comparant le Cortex-X2[5] au Cortex-X1 avec les mêmes procédé,
fréquence d'horloge et 4 Mo de cache L3 (comparaison dite ISO-procédé) :- Augmentation de 16 % des performances sur entier / IPC
- Augmentation d'un facteur 2 des performances en machine learning (ML)
- Amélioration de 30 % des performances maximales par rapport au Cortex-X1 dans les smartphones (3,3 GHz, 1 Mo L2, 8 Mo L3)
- 40 % plus rapide qu'un Intel Core i5-1135G7 à 15 W (3,5 GHz, 1 Mo L2, 16 Mo L3)
Comparaison des architectures
[modifier | modifier le code]| uArch | Cortex-A78 | Cortex-X1 | Cortex-X2 | Cortex-X3 | Cortex-X4 | Cortex-X925 |
|---|---|---|---|---|---|---|
| Nom de code | Hercules | Hera | Matterhorn-ELP | Makalu-ELP | Hunter-ELP | Blackhawk |
| Architecture | ARMv8.2 | ARMv9 | ARMv9.2 | |||
| Fréquence horloge max | ~3.0 GHz | ~3.3 GHz | ~3.4 GHz | ~3.8 GHz | ||
| Largeur de décodage | 4 | 5 | 6 | 10[6] | ||
| Largeur de dispatch | 6/cycle | 8/cycle | 10/cycle | |||
| Taille du ROB | 2x 160 | 2x 224 | 2x 288 | 2x 320 | 2x 384 | 2x 768 |
| Cache L0 (Mops entries) | 1536[7] | 3072[7] | 1536 | 0[6] | ||
| Cache L1-I + L1-D | 32+32 KiB | 64+64 KiB | ||||
| Cache L2 | 128–512 KiB | 0.25–1 MiB | 0.5–2 MiB | 2–3 MiB | ||
| Cache L3 | 0–8 MiB[8] | 0–16 MiB | 0–32 MiB | |||
Références
[modifier | modifier le code]- ↑ (en) « Cortex-X Custom CPU program », sur Arm (consulté le )
- ↑ (en) « Arm Total Compute solutions powering decade of compute - Arm Community », sur Arm, (consulté le )
- ↑ (en-US) « Arm Launches Its New Flagship Performance Armv9 Core: Cortex-X2 », sur WikiChip Fuse, (consulté le )
- ↑ (en) « Documentation – Arm Developer » [archive du ], sur developer.arm.com (consulté le )
- ↑ (en-US) « Arm Announces Mobile Armv9 CPU Microarchitectures: Cortex-X2, Cortex-A710 & Cortex-A510 (archivé depuis l'original) », sur anandtech.com (consulté le )
- (en) « Arm Cortex-X4, A720, and A520: 2024 smartphone CPUs deep dive », sur Android Authority, (consulté le )
- (en-US) « Arm's New Cortex-A78 and Cortex-X1 Microarchitectures: An Efficiency and Performance Divergence (archivé depuis l'original) », sur anandtech.com (consulté le )
- ↑ (en-US) David Schor, « Arm Cortex-X1: The First From The Cortex-X Custom Program », sur WikiChip Fuse, (consulté le )
