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전하 트랩 플래시

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전하 트랩 플래시(영어: Charge trap flash, CTF)는 비휘발성 NOR 및 NAND 플래시 메모리를 만드는 데 사용되는 반도체 메모리 기술이다. 이는 플로팅 게이트 MOSFET 메모리 기술의 한 유형이지만, 기존의 플로팅 게이트 기술과는 달리 도핑된 다결정 실리콘 대신 질화 규소 막을 사용하여 전자를 저장한다. 이 접근 방식은 메모리 제조업체가 다섯 가지 방식으로 제조 비용을 절감할 수 있도록 한다.

  1. 전하 저장 노드를 형성하는 데 필요한 공정 단계가 적다
  2. 더 작은 공정 형상을 사용할 수 있다(따라서 칩 크기와 비용 절감)
  3. 단일 플래시 메모리 셀에 여러 비트를 저장할 수 있다
  4. 향상된 신뢰성
  5. 터널 산화물 층의 점 결함에 전하 트랩이 덜 민감하여 수율이 높다

전하 트랩 개념은 이전에 존재했지만, AMD와 후지쯔가 대량의 전하 트랩 플래시 메모리를 생산한 것은 2002년이 되어서였다. 그들은 GL NOR 플래시 메모리 제품군을 출시하면서 전하 트랩 플래시 메모리의 상업적 생산을 시작했다. 현재 스팬션이라는 이름으로 운영되는 이 회사는 그 이후로 전하 트랩 장치를 대량 생산해 왔다. 전하 트랩 플래시는 2008년 25억 달러 규모의 NOR 플래시 시장의 30%를 차지했다. 여러 회사에 대규모 전하 트랩 기술 포트폴리오를 라이선스한 사이푼 세미컨덕터스는 2008년 3월 스팬션에 인수되었다. 2000년대 후반부터 CTF는 도시바와 삼성전자가 개발한 3D V-NAND 플래시 메모리의 핵심 부품이 되었다.

기원

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1957년, Frosch와 Derick은 벨 연구소에서 최초의 이산화규소 전계 효과 트랜지스터를 제조할 수 있었는데, 이는 드레인과 소스가 표면에 인접한 최초의 트랜지스터였다.[1] 이어서, 강대원은 1960년 벨 연구소 팀과 함께 작동하는 MOSFET을 시연하는 논문을 이끌었다. 이 팀에는 장치를 제작한 E. E. LaBate와 E. I. Povilonis; 확산 공정을 개발한 M. O. Thurston, L. A. D’Asaro, J. R. Ligenza; 장치를 특성화한 H. K. Gummel과 R. Lindner가 포함되었다.[2][3]

이후 강대원은 벨 연구소에서 사이먼 민 스즈와 함께 플로팅 게이트 MOSFET을 발명하고, 1967년 이를 플로팅 게이트 (FG) 메모리 셀로 사용할 것을 제안했다.[4] 이것은 플로팅 게이트 MOSFET에 전하를 주입하고 저장하는 것을 기반으로 한 최초의 비휘발성 메모리 형태였으며,[5] 나중에 EPROM (소거 가능한 PROM), EEPROM (전기적으로 소거 가능한 PROM) 및 플래시 메모리 기술의 기초가 되었다.[6]

전하 트랩 개념은 1967년에 John Szedon과 Ting L. Chu에 의해 처음 발표되었다.

1967년 후반, H.A. 리처드 웨게너가 이끄는 스페리 연구팀은 금속-질화물-산화물-반도체 트랜지스터 (MNOS 트랜지스터)를 발명했다.[7] 이 트랜지스터는 산화물 층이 질화물과 산화물의 이중층으로 대체된 MOSFET의 한 유형이었다.[8] 질화물은 플로팅 게이트 대신 트랩 층으로 사용되었지만, 플로팅 게이트에 비해 성능이 떨어진다고 여겨져 그 사용이 제한적이었다.[9] MNOS 트랜지스터 장치는 게이트와 채널 사이에 50볼트의 순방향 또는 역방향 바이어스를 가하여 트랜지스터의 임계 전압에 영향을 미칠 전하를 트랩하도록 프로그래밍할 수 있었다.

전하 트랩 (CT) 메모리는 1960년대 후반 MNOS 장치와 함께 도입되었다. 이는 플로팅 게이트 (FG) 메모리와 유사한 장치 구조와 작동 원리를 가졌지만, 주요 차이점은 FG 메모리에서는 전하가 전도성 물질 (일반적으로 도핑된 폴리실리콘 층)에 저장되는 반면, CT 메모리에서는 유전체 층 (일반적으로 질화 규소로 만들어짐) 내의 국부적인 트랩에 전하가 저장된다는 점이다.[5]

전하 트랩 EEPROM

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1974년에 전하 트랩 기술은 전기적 소거 가능 프로그래머블 읽기 전용 메모리 (EEPROM)의 저장 메커니즘으로 사용되었으며, 표준 플로팅 게이트 MOSFET 기술의 대안이었다.[10] 1977년, 페어차일드 카메라 앤드 인스트루먼트의 P.C.Y. 첸은[11] 훨씬 덜 까다로운 프로그램 및 소거 조건과 더 긴 전하 저장을 제공하는 MOSFET 기술인 SONOS의 발명을 상세히 설명하는 논문을 발표했다. 이러한 개선으로 1980년대에 전하 트랩 SONOS를 기반으로 한 제조 가능한 EEPROM 장치가 개발되었다.

전하 트랩 플래시 실험

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1991년, NEC의 일본 연구원 N. Kodama, K. Oyama, Hiroki Shirai는 전하 트랩 방식을 통합한 플래시 메모리 유형을 개발했다.[12] 1998년, 사이푼 세미컨덕터스 (나중에 스팬션에 인수됨)의 이스라엘 엔지니어 보아즈 에이탄은[13] 기존 플래시 메모리 설계에 사용된 플로팅 게이트를 대체하기 위해 전하 트랩 층을 활용하는 NROM이라는 플래시 메모리 기술을 특허로 등록했다. 이 특허에는 두 가지 중요한 혁신이 나타난다: 셀의 드레인/소스 단자 근처에 주입된 음전하와 양전하를 국소화하는 것, 그리고 전하 트랩의 양쪽 끝에서 셀에 저장된 데이터를 감지하기 위해 역방향 판독 개념을 활용하는 것이다. 이 두 가지 새로운 아이디어는 높은 사이클링을 가능하게 하여 전하 트랩 개념이 발명된 지 30년 만에 처음으로 신뢰할 수 있는 전하 트랩 플래시 제품을 생산할 수 있게 했다. 또한, 이러한 개념을 사용하면 셀당 두 개의 별도 물리적 비트를 생성할 수 있어 셀당 저장 데이터 용량을 두 배로 늘릴 수 있다.

2000년, 리처드 M. 패스토(Richard M. Fastow)가 이끄는 AMD (AMD) 연구팀과 이집트 엔지니어 칼레드 Z. 아메드(Khaled Z. Ahmed), 요르단 엔지니어 사미르 하다드(Sameer Haddad, 나중에 스팬션에 합류)는 NOR 플래시 메모리 셀에 대한 전하 트랩 메커니즘을 시연했다.[14] 이러한 혁신은 2002년 AMD와 후지쯔 (그리고 나중에는 스팬션)에서 더욱 개선되었으며, 이 회사들은 이를 "미러비트 플래시 메모리"라고 부르며 처음으로 대량 생산에 돌입했다.

스팬션 미러비트 플래시 메모리

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전하 트랩 플래시 (CTF)는 AMD와 후지쯔에 의해 2002년에 상용화되었다.[15] 그 해, AMD (이후 스팬션으로 분사)는 "미러비트"라고 부르는 새로운 플래시 메모리 기술을 발표했다.[16] 스팬션은 이 제품을 사용하여 제조 비용을 절감하고 NOR 플래시 메모리의 밀도 범위를 기존 NOR 플래시를 넘어 확장하고 인텔이 제조하는 멀티 레벨 셀 NOR 플래시의 비용과 맞추는 데 성공했다.

스팬션 미러비트 셀

미러비트 셀은 기존 플로팅 게이트 대신 전하 트랩 층을 사용할 뿐만 아니라, 전하 저장 질화물의 비전도성 특성을 활용하여 두 비트가 동일한 메모리 셀을 공유할 수 있도록 한다. 그림 1에 표시된 바와 같이, 비트는 셀의 반대쪽 끝에 위치하며 채널을 통해 다른 방향으로 전류를 흘려 읽을 수 있다.

이 접근 방식을 멀티 레벨 셀 기술과 결합하여 셀에 4비트를 저장하는 제품이 성공적으로 개발되었다.[17]

전하 트래핑 작동

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플로팅 게이트 메모리 셀과 마찬가지로 전하 트래핑 셀은 제어 게이트와 채널 사이의 가변 전하를 사용하여 트랜지스터의 임계 전압을 변경한다. 이 전하를 수정하는 메커니즘은 플로팅 게이트와 전하 트랩 간에 상대적으로 유사하며, 판독 메커니즘도 매우 유사하다.

전하 트래핑 vs. 플로팅 게이트 메커니즘

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전하 트래핑 플래시에서 전자는 표준 플래시 메모리, EEPROM 또는 EPROM에서 플로팅 게이트에 저장되는 것과 마찬가지로 트래핑 층에 저장된다. 주요 차이점은 전하 트래핑 층은 절연체인 반면, 플로팅 게이트는 도체라는 점이다.

플래시 메모리의 높은 쓰기 부하는 터널 산화물 층에 스트레스를 가하여 "산화물 결함"이라고 불리는 작은 결정 격자 파괴를 생성한다. 이러한 파괴가 많이 발생하면 플로팅 게이트와 트랜지스터 채널 사이에 단락이 발생하여 플로팅 게이트가 더 이상 전하를 유지할 수 없게 된다. 이는 플래시 마모의 근본 원인( 플래시 메모리#메모리 마모 참조)이며, 칩의 "내구성"으로 명시된다. 이러한 단락 발생을 줄이기 위해 플로팅 게이트 플래시는 두꺼운 터널 산화물(~100Å)을 사용하여 제조되지만, 이는 파울러-노드하임 터널링이 사용될 때 소거 속도를 늦추고 더 높은 터널링 전압을 사용하도록 설계에 강요하여 칩의 다른 부분에 새로운 부담을 준다.

전하 트래핑 셀은 전하 트래핑 층이 절연체이기 때문에 이러한 어려움에 비교적 면역이다.[18] 전하 트래핑 층과 채널 사이에 산화물 결함으로 인한 단락이 발생하면 단락과 즉시 접촉하는 전자만 방출되고, 다른 전자들은 제자리에 남아 트랜지스터의 임계 전압을 계속 제어한다. 단락 문제가 덜 중요하므로 더 얇은 터널 산화물 층(50-70Å)을 사용할 수 있어 트래핑 층의 채널과의 결합이 증가하고 더 빠른 프로그램 속도(국소적으로 트랩된 전하로)와 더 낮은 터널링 전압으로 소거가 가능하다. 더 낮은 터널링 전압은 결과적으로 터널 산화물 층에 가해지는 스트레스를 줄여 격자 파괴를 줄인다.

전하 트래핑 셀을 사용하는 또 다른 중요한 이점은 얇은 전하 트래핑 층이 인접 셀 간의 용량성 결합을 줄여 성능과 확장성을 향상시킨다는 것이다.[18]

전하 트랩 층으로 전하 주입

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전자는 채널 핫 전자(CHE) 주입 메커니즘(핫 캐리어 주입이라고도 함)을 통해 플로팅 게이트 NOR 플래시가 프로그래밍되는 방식과 유사하게 전하 트랩 층으로 이동된다. 간단히 말해, 제어 게이트 사이에 고전압이 인가되고, 소스와 드레인에는 중간-고전압이 인가되는 동안 소스에서 드레인으로 전류가 유도된다. 드레인 근처의 고전압 영역을 통과하면서 충분한 에너지를 얻은 전자들은 채널에서 벗어나 전하 트랩 층으로 주입되어 정지한다.

전하 트랩 층에서 전하 제거

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전하 트랩 플래시는 NAND 및 NOR 플래시의 소거에 사용되는 파울러-노드하임 터널링 방식과 달리 핫 홀 주입(핫 캐리어 주입 참조)을 통해 소거된다. 이 과정은 FN에서 사용되는 전류가 아닌 필드를 사용하여 전하를 트랩 층으로 이동시켜 전하를 제거한다.

전하 트랩 플래시 제조

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전하 트랩 플래시는 제조를 단순화하는 특정 예외를 제외하고 플로팅 게이트 플래시와 제조 방식이 유사하다.

플로팅 게이트와의 재료 차이

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플로팅 게이트 플래시와 전하 트랩 플래시는 모두 채널 바로 위에 플로팅 게이트 또는 전하 트랩 층이 있고 제어 게이트 아래에 있는 스택 게이트 구조를 사용한다. 플로팅 게이트 또는 전하 트랩 층은 터널 산화물 층에 의해 채널로부터 절연되고 게이트 산화물 층에 의해 제어 게이트로부터 절연된다. 이 모든 층의 재료는 저장 층을 제외하고 동일하며, 저장 층은 플로팅 게이트 구조의 경우 전도성 폴리실리콘이며 전하 트랩의 경우 일반적으로 질화 규소이다.

전하 트래핑과 실리콘 나노결정의 관계

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프리스케일 세미컨덕터는 자사의 마이크로컨트롤러 또는 MCU 라인에서 "박막 저장"이라고 불리는 다소 유사한 기술을 제조한다. 프리스케일의 접근 방식은 이산화규소의 비전도성 층에 실리콘 나노결정을 전도성 섬으로 사용한다.

보다 일반적인 질화 규소 전하 트랩처럼, 전자는 플로팅 게이트의 한쪽에서 다른 쪽으로 흐르지 않아 셀의 마모를 연장한다.

이 나노결정 방식은 프리스케일에서 대량 생산되고 있으며, 전하 트래핑 저장 장치는 ST 마이크로일렉트로닉스, 필립스, 르네사스, 삼성, 도시바, 아트멜, 스팬션에서 전반적으로 개발 중이다.[19]

플로팅 게이트와의 공정 차이

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질화물 전하 트랩 층은 비전도성이므로 패턴화할 필요가 없다. 모든 전하 트랩은 이미 서로 절연되어 있다. 이는 제조를 단순화하는 데 사용될 수 있다.

플로팅 게이트 구조는 지난 몇 세대의 공정에서 더 정교한 게이트 유전체를 필요로 했으며, 오늘날 일반적으로 ONO (산화물-질화물-산화물) 구조를 사용한다. 이 구조는 제조가 더 복잡하며 전하 트랩 플래시에서는 불필요하다.

질화물 층의 한 가지 장점은 플로팅 게이트에 사용되는 폴리실리콘보다 고온 제조 공정에 덜 민감하다는 것이다. 이는 전하 트랩 위 층의 공정을 단순화한다.

미러비트 플래시 메모리

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스팬션의 미러비트 플래시와 사이푼의 NROM은 질화물 내 전하 트랩 메커니즘을 사용하여 동일한 셀에 두 비트를 저장하여 칩의 메모리 용량을 효과적으로 두 배로 늘리는 두 가지 플래시 메모리이다. 이는 전하 트랩 층의 양쪽에 전하를 배치함으로써 이루어진다. 셀은 채널을 통한 순방향 및 역방향 전류를 사용하여 전하 트랩의 양쪽을 읽어 들인다.

미러비트 작동 – 셀에 2비트 저장

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그림 2. 프로그래밍은 핫 전자 주입을 통해 전하 트랩에 전자를 추가한다.

CHE 프로그래밍(그림 2) 동안 핫 전자는 채널에서 전하 트랩 층으로 바이어스된 드레인 쪽 채널 끝으로 주입되지만, 플로팅 소스 쪽 채널 끝에서는 주입되지 않는다. 트랜지스터의 소스와 드레인이 채널의 한쪽 끝에서 다른 쪽 끝으로 전환되도록 함으로써, 채널의 양쪽 끝에 있는 전하 트랩 층에 전하를 주입하고 저장할 수 있다.

그림 3. 소거는 핫 홀 주입을 통해 전하 트랩에서 전자를 제거한다.

유사한 방식으로, 전하 트랩 셀의 한쪽 끝은 그림 3에 표시된 것처럼 채널의 한쪽 끝 또는 다른 쪽에 소거 필드를 배치하여 다른 쪽 끝이 플로팅 상태가 되도록 함으로써 소거될 수 있다. 밴드-투-밴드 핫 홀 소거는 국소적으로 트랩된 홀을 생성하며, 이 중 일부는 전자와 재결합하여 전하 트랩의 해당 끝에서 전하를 제거한다.

셀에서 2비트 읽기

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미러비트 읽기는 소스 및 드레인 접점을 역전시킴으로써 매우 간단하게 수행된다. 드레인 측에서 확장되는 접합 공핍 영역은 채널을 드레인 위에 놓인 전하 트랩 셀의 측면에 있는 전하로부터 차폐한다. 이로 인해 드레인 측 전하는 채널을 통해 흐르는 전류에 거의 영향을 미치지 않는 반면, 소스 측 전하는 트랜지스터의 임계값을 결정한다.

소스와 드레인이 역전되면, 반대쪽 전하가 트랜지스터의 임계값을 결정한다.

이러한 방식으로 전하 트랩 셀의 양쪽 끝에 있는 두 가지 다른 전하 레벨은 전류 흐름 방향에 따라 셀을 통해 두 가지 다른 전류가 흐르도록 한다.

최신 개발

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전하 트랩 NAND – 삼성 등

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삼성전자는 2006년[20]에 당시 사용되던 평면 구조와 유사한 셀 구조를 사용하여 NAND 기술의 지속적인 스케일링을 가능하게 하는 전하 트랩 플래시 사용에 대한 연구를 공개했다. 이 기술은 SONOS (실리콘-산화물-질화물-산화물-실리콘) 또는 MONOS (금속-ONOS) 커패시터 구조에 의존하며, 질화물 층의 전하 트랩에 정보를 저장한다.

삼성은 두 가지 셀 구조를 공개했다: 40nm용 TANOS (티타늄, 알루미나, 질화물, 산화물, 실리콘)는 기존 3D 캡 구조(이 문서에 자세히 설명됨)를 제조할 수 없을 것으로 연구원들이 믿었으며, 알루미늄 산화물을 미공개 고유전율 유전체 물질로 대체하는 THNOS도 있었다. 고유전율 물질은 알루미늄 산화물 구조보다 더 긴 데이터 유지 시간을 제공할 것으로 예상되었다.

캡 구조에서 제어 게이트는 기존 플로팅 게이트 셀의 인접 플로팅 게이트 사이에 장벽을 형성하기 위해 확장된다.

이후 5년 동안 많은 장치 설계자들은 캡 구조를 점점 더 작은 공정 형상으로 밀어붙이는 방법을 찾아내어, 이 접근 방식으로 30nm 노드에서 NAND를 성공적으로 생산했다.

전하 트랩은 여전히 NAND 플래시의 미래 기술로 간주되지만, 평면 셀보다는 수직 구조에 더 많이 고려되고 있다.

NAND에 전하 트랩 기술이 필요한 이유

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그림 4. 시간에 따른 공정 축소.

NAND 플래시는 매우 적극적으로 스케일링되고 있다(그림 4). 공정이 전환됨에 따라 제어 게이트와 플로팅 게이트 인터페이스의 폭은 축소의 제곱에 비례하여 줄어들고, 플로팅 게이트 사이의 간격은 공정 축소에 비례하여 줄어들지만, 플로팅 게이트의 두께는 동일하게 유지된다(플로팅 게이트가 얇아질수록 셀이 전자 손실에 덜 견고해진다). 이는 인접한 플로팅 게이트 간의 결합이 제어 게이트와 플로팅 게이트 간의 결합보다 커져 인접 비트 간의 데이터 손상이 발생한다는 것을 의미한다.

공정이 계속 축소됨에 따라 이는 점점 더 문제가 된다. 이러한 이유로 최신 NAND 플래시의 제어 게이트는 플로팅 게이트를 캡핑하도록 재구성되었다. 캡 구조에서 제어 게이트는 기존 플로팅 게이트 셀의 인접 플로팅 게이트 사이에 장벽을 형성하도록 확장된다(그림 5 참조). 이는 인접 플로팅 게이트와의 결합을 줄이고 플로팅 게이트와 제어 게이트 간의 결합을 증가시키는 역할을 한다. 한 가지 단점은 제어 게이트가 채널에 결합되므로 이 결합을 최소화하기 위한 조치를 취해야 한다는 것이다.

그림 5. 인접 플로팅 게이트 간의 용량성 결합을 줄이기 위한 캡 셀 구조.

2006년에는 이러한 장치에 필요한 복잡한 3층 ONO 게이트 산화물 생산의 어려움 때문에 기존 플로팅 게이트 캡 구조가 50nm 노드보다 작은 공정에서 제조될 수 없을 것이라고 여겨졌다.

삼성은 2006년 말에 2008년까지 40nm 공정 노드에서 그러한 장치를 생산할 것이라고 발표하기도 했지만,[21] 이 발표 이후 5년 동안 많은 장치 설계자들은 캡 구조를 점점 더 작은 공정 형상으로 밀어붙이는 방법을 찾아내어 이 접근 방식으로 20nm 노드까지 NAND를 성공적으로 생산했다.

전하 트랩 접근 방식은 여전히 20nm보다 작은 공정에서 NAND 플래시의 미래로 간주되며, 평면 및 수직 3D 구조 모두에 고려되고 있다.

이러한 변화가 발생할 시기

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오늘날 SanDisk는 10-19nm 범위의 두 번째 노드까지 기존 NAND 구조를 계속 사용할 것으로 예상하고 있다.[22] 이는 산업이 10nm에 도달할 때까지 표준 장치 구조가 유지될 수 있음을 의미하지만, 각 공정 축소에 따라 신뢰할 수 있는 플로팅 게이트를 생산하는 어려움은 더욱 심각해진다.

반면에, ITRS (International Technology Roadmap for Semiconductors) 공정 기술 로드맵의 2010년 공정 통합, 장치 및 구조 (PIDS) 표[23]는 전하 트랩이 2012년 22nm에서 시작하여 2014년 20nm 공정에서 주류가 될 것임을 보여준다.

미래 공정에서는 평면 전하 트랩 셀이 사용될 수 있다. 아직 19nm보다 작은 기하학적 구조에 대한 공정을 공개한 제조업체는 없다.

수직 구조를 위한 전하 트랩 층

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수직 구조는 NAND 플래시의 논리적인 다음 단계로 간주된다. 일단 추가적인 수평 스케일링이 불가능해지면 수직 구조가 대안이 된다. 수직 특징은 옆으로 에칭될 수 없으므로 전하 트랩 층은 수직 NAND 플래시 스트링을 구축하는 매우 흥미로운 방법이 된다.

도시바와 삼성전자는 수직 전하 트랩 NAND 구조의 시제품을 공개했다.

도시바의 BiCS와 삼성의 3D NAND

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도시바는 2007년에[24] 그리고 삼성은 2009년에[25] 3D V-NAND 개발을 발표했는데, 이는 표준 NAND 플래시 비트 스트링을 수평이 아닌 수직으로 구축하여 주어진 실리콘 면적 내에서 비트 수를 늘리는 방법이다.

그림 6. 수직 NAND 구조.

이것의 단면 대략적인 모습은 그림 6에 나와 있다. 이 그림에서 빨간색 부분은 전도성 폴리실리콘을 나타내고, 파란색은 이산화규소 절연층을, 노란색은 질화물 전하 트랩 층을 나타낸다.

수직 구조(하나만 표시됨)는 번갈아 나타나는 유전체 및 전하 트랩 층(파란색과 노란색)으로 감싸인 채널을 구현하는 원통형이다. 이러한 장치를 제조하기 위해 전도성 폴리실리콘과 이산화규소 유전체 층이 먼저 표준 CMOS 논리 요소를 포함하는 실리콘 기판 위에 증착된다. 그런 다음 트렌치가 에칭되고 그 벽은 먼저 이산화규소(파란색), 다음으로 질화 규소(노란색), 다음으로 또 다른 이산화규소(파란색) 층으로 증착되어 게이트 유전체, 전하 트랩, 터널 유전체를 순서대로 형성한다. 마지막으로 구멍은 채널을 형성하는 전도성 폴리실리콘(빨간색)으로 채워진다. 전도성 폴리실리콘의 교대 층은 이 구조에서 제어 게이트 역할을 한다.

이 구조는 전하 트랩 층이 각 제어 게이트 사이에 절연될 필요가 없다는 사실을 활용하므로 수직 방향으로 에칭될 필요가 없다.

임베디드 메모리의 전하 트래핑

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전하 트랩 플래시가 다른 기술에 비해 가지는 한 가지 장점은 표준 논리 공정과 비교적 쉽게 임베딩될 수 있다는 점이다. 표준 논리 공정은 3개의 고전압 마스크와 3개의 코어 CTF 마스크를 추가함으로써 논리-플래시 공정으로 전환될 수 있으며, 이 6개의 마스크 중 어느 것도 핵심적인 층이 아니다(즉, 공정의 가장 진보된 부분을 사용할 필요가 없다). 다른 모든 논리 공정은 직접 공유될 수 있다.[26]

밴드갭 엔지니어링 전하 트랩 메모리 장치

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ITRS PIDS 2013에서 밴드갭 엔지니어링 전하 트랩 장치가 유지 및 소거 딜레마를 해결하는 데 필요하다고 명확히 언급되었다. 그러나 단순한 터널 산화물을 사용하는 SONOS는 NAND 애플리케이션에 적합하지 않다. 일단 전자가 깊은 SiN 트랩 레벨에 트랩되면 높은 전기장에서도 디트랩하기 어렵다. 장치를 빠르게 소거하기 위해 기판의 홀이 SiN으로 주입되어 전자 전하를 중화한다. SiO2의 홀 장벽이 높기(~4.1 eV) 때문에 홀 주입 효율이 낮고, 충분한 홀 전류는 매우 얇은 터널 산화물(~2 nm)을 사용할 때만 달성할 수 있다. 그러나 이러한 얇은 터널 산화물은 저장 전자로부터 약한 내장 필드 하에서 기판으로부터의 직접적인 홀 터널링을 막을 수 없으므로 데이터 유지율이 좋지 않다(직접 터널링 속도는 장벽 두께의 강한 함수이지만 전기장에는 약하게 의존하므로 전하 저장에 의한 약한 내장 필드로도 기판으로부터의 직접적인 홀 터널링을 유발하여 데이터 유지율을 손상시킨다). 여러 SONOS 변형이 제안되었다. 터널 유전체 엔지니어링 개념은 터널 장벽 특성을 수정하여 "가변 두께" 터널 유전체를 생성하는 데 사용된다. 예를 들어, ONO의 삼중 초박형(1-2 nm) 층이 단일 산화물(BE-SONOS)을 대체하기 위해 도입되었다 [H. T. Lue, et al, IEDM 2005]. 높은 전기장 하에서는 산화물과 질화물의 상위 두 층이 Si 원자가 밴드 위로 오프셋되고, 기판 홀은 하단 얇은 산화물을 통해 쉽게 터널링하여 위쪽 두꺼운 SiN 트랩 층으로 주입된다. 데이터 저장 모드에서는 약한 전기장이 삼중 층을 오프셋하지 않으며, SiN의 전자와 기판의 홀 모두 삼중 층의 총 두께에 의해 차단된다. 나중에 BE-SONOS에 고유전율(Al2O3) 및 금속 게이트가 추가되어 소거 성능을 향상시켰는데, 이를 BE-MANOS라고 한다 [S. C. Lai, et al, NVSMW 2007]. 유지율을 향상시키기 위해 고유전율 Al2O3와 SiN 사이에 버퍼 산화물을 추가하는 것이 제안되었다. 현재 양산되는 3D NAND는 각 회사별로 세부 레시피 튜닝의 일부 변형이 있지만 BE-MANOS와 유사한 구조를 채택하고 있다. 터널링 장벽을 위한 밴드갭 엔지니어링 개념은 전하 트랩 장치에 필수적인 경로로 인식되고 있다.

전하 트랩 NAND는 GCR 및 FG 크로스토크 문제를 해결하고 20nm 이하의 스케일링을 약속하지만, 워드 라인 고장 및 너무 적은 전자와 같은 근본적인 한계는 해결하지 못한다. 따라서 로드맵 추세에서 평면 FG와 3D NAND 사이의 전환 역할을 한다. 전하 트랩 장치를 사용하여 3D NAND를 구축하면 더 큰 장치 크기가 자연스럽게 전자 수 및 워드 라인 고장 문제를 해결한다.

같이 보기

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각주

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  1. ↑ Frosch, C. J.; Derick, L (1957). 《Surface Protection and Selective Masking during Diffusion in Silicon》. 《Journal of the Electrochemical Society》 (영어) 104. 547쪽. doi:10.1149/1.2428650. 
  2. ↑ KAHNG, D. (1961). 《Silicon-Silicon Dioxide Surface Device》. 《Technical Memorandum of Bell Laboratories》. 583–596쪽. doi:10.1142/9789814503464_0076. ISBN 978-981-02-0209-5. 
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