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耗尽负载NMOS逻辑

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由一个耗尽型负载和两个增强型NMOS晶体管组成的NAND门。

在集成电路领域中，耗尽负载NMOS是指一种仅使用单电源电压，与早期需要多个电源电压的NMOS（n型金属氧化物半导体）逻辑器件不同的数字逻辑器件。虽然制造这类集成电路需要额外的工艺步骤，但开关速度的提高以及不需要额外电源的特性除使其成为许多微处理器和其他逻辑元件的首选。

使用耗尽型n型MOSFET作为负载晶体管的好处是只需要单电源即可工作，并且可以比只使用增强型负载的器件速度更高。上述现象的部分原因是耗尽型MOSFET比简单的增强型晶体管更能近似地充当电流源，尤其是在没有额外电源可用的情况下（这也是早期PMOS和NMOS芯片需要多个电源电压的原因之一）。

与更简单的增强型负载电路相比，在制造过程中加入耗尽型NMOS晶体管需要额外的制造步骤；这是因为耗尽型负载器件是通过增加负载晶体管沟道区域中的掺杂量以调整其阈值电压来形成的。这种掺杂通常用离子注入来实现。

尽管20世纪80年代CMOS工艺取代了大多数NMOS电路设计，但一些耗尽负载NMOS电路仍在生产，而且通常与较新的CMOS电路同时生产。Z84015和Z84C15就是当时仍在生产的耗尽负载NMOS电路的例子。

历史背景

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1959年，贝尔实验室的Mohamed Atalla和Dawon Kahng发明了MOSFET。两人于1960年展示了MOSFET技术。[1]他们制作了PMOS和NMOS器件，沟道长为20 μm。但他们没能制造出合用的NMOS器件，只造出了可用的PMOS器件。 [2]

1965年，仙童半导体公司的Chih-Tang Sah、Otto Leistiko和AS Grove制作了数种NMOS器件，其沟道长度介于8 μm和65 μm之间。[3]IBM的Dale L. Critchlow和Robert H. Dennard也在20世纪60年代制造了NMOS器件。IBM的第一款NMOS产品是一块数据容量1 kb，存取时间50–100 ns的存储芯片，这款芯片于20世纪70年代初进入量产阶段。这导致20世纪70年代MOS半导体存储器取代了早期的双极型和铁氧体磁芯存储器技术。 [4]

硅栅极

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在20世纪60年代后期，双极性晶体管（BJT）比当时使用的（p沟道）MOS晶体管更快更可靠，但它们功耗更高、面积需求更大且需要更复杂的制造工艺。MOS集成电路在当时被认为有研究价值，但除了在一些小众市场（例如低功耗应用）之外不足以取代快速双极电路。MOS电路的速度低的原因之一是MOS晶体管的栅极由铝制成，这会导致使用当时的制造工艺会产生相当大的寄生电容。引入具有多晶硅栅极的晶体管（1970年代中期到2000年代初期的事实上（de facto）的标准）是克服这一障碍的重要第一步。这种新型自对准硅栅极晶体管由仙童半导体公司的Federico Faggin于1968年初推出；它是John C. Sarace、Tom Klein和Robert W. Bower (约1966–1967年) 的想法和工作的改进（也是第一个可行的实现），旨在制造一种具有较低寄生电容的晶体管，作为集成电路的一部分（而不仅仅是作为分立元件）。这种新型PMOS晶体管的速度（每瓦）是铝栅极PMOS晶体管的3-5倍，并且需要的面积更小，泄漏更少，可靠性更高。同年，Faggin还构建了第一个使用这种新型晶体管的集成电路，即Fairchild 3708（带解码器的8位模拟多路复用器），其性能比金属栅极晶体管有显著提高。在不到10年的时间里，硅栅极MOS晶体管取代双极电路成为复杂数字集成电路的主要载体。

NMOS和背栅偏置

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PMOS晶体管存在一些缺点：PMOS晶体管中作为电荷（电流）载体的空穴的迁移率低于NMOS晶体管中作为电荷载体的电子的迁移率（两者之比约为2.5），此外，PMOS电路的接口不易与低压正逻辑电路，例如DTL逻辑电路和TTL逻辑电路（7400系列）的接口兼容。但PMOS晶体管制造相对容易，因此被优先开发——蚀刻化学品和其他来源对栅极氧化层的离子污染很容易导致（基于电子的）NMOS晶体管无法关断，而（基于空穴的）PMOS晶体管中的影响则要小得多。因此，NMOS晶体管的制造必须比双极晶体管的制造工艺清洁许多倍，才能生产出正常工作的器件。

NMOS集成电路技术的早期工作最初由IBM在1969年ISSCC上的一篇简短论文中介绍。惠普随后开始开发 NMOS集成电路，以实现高速、接口便捷的集成电路，用于其计算器业务。惠普的Tom Haswell最终通过使用更纯净的原材料（尤其是用于互连的铝）并增加偏置电压以使栅极阈值足够大来解决了NMOS电路存在的诸多问题；在离子注入技术（见下文）出现之前，这种背栅偏置一直是解决栅极（主要）钠污染物的事实上的标准解决方案。到1970年，惠普已经能够制造出性能足够好的NMOS IC，并且充分描述了其特性。鉴于此，Dave Maitland在1970年12月的《电子学》杂志上撰写了一篇关于NMOS的文章。但直到1973年，NMOS才在半导体行业的其它领域中得到广泛应用。

惠普掌握了可投入生产的NMOS工艺，使得其开发出业界首款4 kbit集成ROM。而摩托罗拉后来成为此类产品的第二供应商（替代供应商），并因此成为首批掌握NMOS工艺的商业半导体供应商之一（这要归功于惠普的技术转让）。不久后，初创公司英特尔宣布推出一款名为1102的1 kbit PMOS DRAM，作为霍尼韦尔的定制产品开发（旨在取代其大型计算机中的磁芯存储器）。惠普的计算器工程师想为9800系列计算器提供与之类似但功能更强大的产品，他们为此提供了4 kbit ROM项目的IC制造经验支持，以帮助提高英特尔DRAM的可靠性，扩大了其工作电压和温度范围。这些努力促成了英特尔1103 1 kbit PMOS DRAM的诞生，其性能与前款产品相比显著提升。1103是世界上第一款商用DRAM IC。它于1970年10月正式推出，是英特尔第一款真正成功的产品。 [5]

耗尽型晶体管

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耗尽型MOSFET的特性

早期的MOS逻辑只有一种晶体管类型——充当逻辑开关的增强型晶体管。由于难以制造合适的电阻，逻辑门使用饱和型负载——亦即，为了使一种晶体管充当负载电阻，必须通过将晶体管的栅极连接到电源（PMOS逻辑的负电源轨或NMOS逻辑的正电源轨）来使其始终导通。由于以这种方式连接的器件中的电流与负载两端电压的平方成正比，因此相对于下拉时的功耗，它的上拉速度较差。电阻（电流与电压成正比）会更好，而电流源（电流固定，与电压无关）则更好。耗尽型器件的栅极连接到相反的电源轨，是一种比增强型器件更好的负载，其作用介于电阻和电流源之间。

DRAM制造商Mostek率先制造了第一个耗尽负载NMOS电路，该公司在1975–1976年为原始Zilog Z80的设计提供了耗尽型晶体管。 Mostek拥有必要的离子注入设备，可以建立比扩散方法更精确的掺杂分布，从而可以可靠地调整负载晶体管的阈值电压。在英特尔，前仙童工程师、后来成为Zilog创始人的Federico Faggin于1974年引入耗尽负载。英特尔对耗尽负载的首次应用是用于重新设计当时英特尔最重要的产品之一，名为2102的+5V单电源1 kbit NMOS SRAM（使用了6000多个晶体管 ）。重新设计后，英特尔推出了速度显著加快的2102A，这种芯片性能最高的版本的存取时间小于100 ns，标志着MOS存储器的速度首次接近双极型RAM的速度。 [6]

其他几家制造商也使用耗尽负载NMOS工艺生产了许多流行的8位、16位和32位CPU。与早期使用增强型MOSFET作为负载的PMOS和NMOS CPU设计类似，耗尽负载NMOS设计通常采用各种类型的动态逻辑（而不仅仅是静态门）或传输晶体管作为动态触发器。尽管对速度的影响很复杂，但这些技术可以大大提高面积经济性。用耗尽负载NMOS电路构建的处理器包括6800（后期版本[7] ）、6502、Signetics 2650、8085、6809、8086、Z8000、NS32016和许多其他处理器（下文的HMOS则特别讨论）。

大量支持和外围IC也采用（通常是静态的）基于耗尽负载的电路实现。尽管与多家替代货源制造商合作的NMOS设计往往在某种程度上达到了事实上的标准组件地位，但NMOS从未有过任何标准化的逻辑电路系列（例如TTL7400系列和CMOS4000系列）。NMOS 8255 PIO设计就是一个事实上的标准组件的例子，它最初设计为8085外围芯片，几十年来一直用于Z80和x86嵌入式系统以及许多其他环境。现代低功耗版本有类似于7400系列的CMOS或BiCMOS实现。

英特尔HMOS

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英特尔自主研发的耗尽负载NMOS工艺被称为HMOS，即高密度短沟道MOS。该工艺的第一个版本于1976年末推出，最初用于英特尔的静态RAM产品[8] 。很快，它就被用于速度更快、功耗更低的8085、8086以及其他芯片。

HMOS一共经历了四代演变。据英特尔称，HMOS II（1979年）的密度是当时其他典型的耗尽负载NMOS工艺的两倍，速度/功率积是其他工艺的四倍。[9]HMOS II被大量授权第三方使用，例如摩托罗拉将其用于其Motorola 68000芯片，康懋达半导体集团将其用于MOS Technology 8502芯片——微缩的MOS 6502芯片。

最初的HMOS工艺（后来被称为HMOS I）的沟道长度为3微米，HMOS II的沟道长度缩短至2微米，而HMOS III的沟道长度则为1.5微米。到1982年HMOS III推出时，英特尔已经开始转向CHMOS工艺——一种采用HMOS线路设计元素的CMOS工艺的研发。该系统的最后一个版本是HMOS-IV。HMOS线路的一个显著优势在于，每一代HMOS电路都经过精心设计，可以在不对现有布局进行重大更改的情况下实现芯片尺寸的缩小。英特尔引入了各种技术以确保系统在布局变化时仍能正常工作。[10][11]

HMOS、HMOS II、HMOS III和HMOS IV工艺共同应用于多种类型的处理器：8085、8048、8051、8086、80186、80286和许多其他处理器，同时也用于同一基本设计的多代迭代产品（具体可查阅数据手册）。

进一步发展

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在20世纪80年代中期，使用类似HMOS工艺技术的更快的CMOS变体，例如英特尔的CHMOS I、II、III、IV 等，开始取代n沟道HMOS，用于英特尔80386和某些微控制器等应用。几年后的1980年代后期，BiCMOS被引入用于高性能微处理器以及高速模拟电路。今天，大多数数字电路，包括无处不在的7400系列，都是使用各种CMOS工艺制造的，并采用了一系列不同的拓扑结构。这意味着，为了提高速度和节省芯片面积（晶体管和布线），高速CMOS设计通常还采用典型的慢速低功耗CMOS电路（1960年代和1970年代唯一的CMOS类型）的互补静态门和传输门之外的其他元素。这些方法使用大量动态电路来构建芯片上更大的构建块，例如锁存器、解码器、多路复用器等，是从20世纪70年代为NMOS和PMOS电路开发的各种动态方法发展而来的。

与CMOS相比

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与静态CMOS相比，所有NMOS（和PMOS）变体在稳定状态下都相对耗电。这是因为它们依赖于充当电阻的负载晶体管，其中静态电流决定了输出端的最大可能负载以及栅极的速度（即在其他因素不变的情况下）。[12]而静态CMOS电路的功耗特性则不同，它的功耗特性只由输出状态改变时p型MOS管和n型MOS管短暂同时导通时的瞬态功耗决定。但上述描述是经过简化的，更完整的图景还必须考虑到，即使是纯静态CMOS电路，在现代微小几何尺寸下也存在显著的漏电现象，还有现代CMOS芯片通常包含动态和/或多米诺逻辑电路以及一定数量的伪nMOS电路。

相比先前的NMOS类型的演变

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耗尽负载工艺与前代工艺的不同之处在于代表逻辑“1”的Vdd电压源连接到每个栅极的方式。在这两种技术中，每个门电路都包含一个永久导通并连接到Vdd的NMOS晶体管。当连接到“0”的晶体管关闭时，这个上拉晶体管会默认将输出确定为“1”。在标准NMOS中，上拉晶体管与用于逻辑开关的晶体管相同。当输出电压接近小于Vdd的值时，它会逐渐关闭。这会 减慢“0”到“1”的转换，导致电路速度变慢。耗尽负载工艺用一个栅极偏置恒定的耗尽型NMOS晶体管取代这个晶体管，其栅极直接连接到源极。这种替代类型的晶体管充当电流源，直到输出接近“1”，然后充当电阻器。这使得“0”到“1”的转换更快。[13]

静态功耗

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带有饱和增强型负载器件的NMOS NAND门。增强型负载器件也可在非饱和配置中使用，并采用更正的栅极偏压，这更节能，但需要更高的栅极电压和更长的晶体管。两者都不如耗尽型负载节能或紧凑。

在速度相同的情况下，耗尽型负载电路比增强型负载电路消耗更少的功率。在两种电路中，与高电平的连接通路始终处于导通状态，即使是在与低电平的通路导通时也是如此。这会导致较高的静态功耗。功耗取决于上拉电阻的驱动能力或物理大小。当输出稳定在“0”时，（增强型）饱和负载和耗尽型上拉晶体管都会消耗最大功率，因此这种损失相当大。因为耗尽型晶体管的驱动能力在接近“1”时下降较少，所以尽管启动较慢（即在转换开始时和稳定状态下传导的电流较小），它们也可以更快地达到“1”。[13]

注释和参考文献

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  1. ^ 1960 - Metal Oxide Semiconductor (MOS) Transistor Demonstrated. The Silicon Engine (Computer History Museum). 
  2. ^ Lojek, Bo. History of Semiconductor Engineering有限度免费查阅，超限则需付费订阅. Springer Science & Business Media. 2007: 321–3. ISBN 9783540342588. 
  3. ^ Sah, Chih-Tang; Leistiko, Otto; Grove, A. S. Electron and hole mobilities in inversion layers on thermally oxidized silicon surfaces需要付费订阅. IEEE Transactions on Electron Devices. May 1965, 12 (5): 248–254. Bibcode:1965ITED...12..248L. doi:10.1109/T-ED.1965.15489. 
  4. ^ Critchlow, D. L. Recollections on MOSFET Scaling. IEEE Solid-State Circuits Society Newsletter. 2007, 12 (1): 19–22. doi:10.1109/N-SSC.2007.4785536 可免费查阅. 
  5. ^ Prologues. Hp9825.com. [2022-03-15]. 
  6. ^ See for instance: http://www.intel4004.com/sgate.htm or http://archive.computerhistory.org/resources/text/Oral_History/Faggin_Federico/Faggin_Federico_1_2_3.oral_history.2004.102658025.pdf 互联网档案馆的存檔，存档日期2017-01-10.
  7. ^ Motorola Redesigns 6800 (PDF). Microcomputer Digest (Santa Clara, CA: Microcomputer Associates). August 1976, 3 (2): 4.  "Motorola is redesigning the M6800 microprocessor family by adding depletion loads to increase speed and reduce the 6800 CPU size to 160 mils."
  8. ^ Volk, A.M.; Stoll, P.A.; Metrovich, P. Recollections of Early Chip Development at Intel (PDF). Intel Technology Journal. 2001, 5 (Q1). 
  9. ^ See for instance: Scanlon, Leo J.; Moody, C.W. The 68000 Principles and programming. H.W. Sams. 1981. ISBN 978-0-672-21853-8. OCLC 7802969. 
  10. ^ HMOS III Technology. ISSCC 82. 1982. 
  11. ^ Atwood, G.E.; Dun, H.; Langston, J.; Hazani, E.; So, E.Y.; Sachdev, S.; Fuchs, K. HMOS III technology. IEEE Journal of Solid-State Circuits. October 1982, 17 (5): 810–5. Bibcode:1982IJSSC..17..810A. S2CID 1215664. doi:10.1109/JSSC.1982.1051823. 
  12. ^ Inverters with different types of load (Madan Mohan Malaviya University of Technolog) (PDF). [2025-08-05]. （原始内容存档 (PDF)于2024-04-22）. 
  13. ^ 13.0 13.1 The Depletion Load (The University of Kansas) (PDF). [2025-08-05]. （原始内容存档 (PDF)于2023-07-28）. 
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